El Alpha 21464 es un microprocesador sin terminar que implementa la arquitectura de conjunto de instrucciones Alpha (ISA) desarrollada por Digital Equipment Corporation y más tarde por Compaq después de que adquirió Digital. El microprocesador también se conocía como EV8 o Araña , siendo este último su nombre en clave. Programado para su lanzamiento en 2004, se canceló el 25 de junio de 2001 cuando Compaq anunció que Alpha se eliminaría gradualmente a favor de Itanium en 2004. Cuando fue cancelado, el Alpha 21464 se encontraba en una etapa tardía de desarrollo pero no había sido eliminado. . [1] [2]
Los orígenes del 21464 comenzaron a mediados de la década de 1990 cuando el científico informático Joel Emer se inspiró en la investigación de Dean Tullsen sobre subprocesos múltiples simultáneos (SMT) en la Universidad de Washington . Emer había investigado la tecnología a fines de la década de 1990 y comenzó a promoverla una vez que estuvo convencido de su valor. Compaq anunció que el próximo microprocesador Alpha usaría SMT en octubre de 1999 en el Microprocessor Forum 1999. [3] En ese momento, se esperaba que los sistemas que usaban Alpha 21464 se comercializarían en 2003. [3]
Descripción
El microprocesador era un diseño superescalar de ocho cuestiones con ejecución fuera de orden , SMT de cuatro vías y una tubería profunda . Obtiene 16 instrucciones de una caché de instrucciones asociativas de conjuntos bidireccionales de 64 KB . A continuación, el predictor de ramas seleccionó las instrucciones "buenas" y las introdujo en un búfer de colapso. (Esto permitió un ancho de banda de recuperación de hasta 16 instrucciones por ciclo, dependiendo de la densidad de bifurcación tomada). El front-end tenía significativamente más etapas que la implementación Alpha anterior y, como resultado, el 21464 tenía una penalización de predicción errónea de bifurcación mínima significativa de 14 ciclos. [1] El microprocesador utilizó un algoritmo avanzado de predicción de ramas para minimizar estas costosas penalizaciones.
La implementación de SMT requirió la replicación de ciertos recursos como el contador del programa . En lugar de un contador de programa, había cuatro contadores de programa, uno para cada hilo. Sin embargo, se necesitaba expandir muy poca lógica después del front-end para el soporte SMT. El archivo de registro contenía 512 entradas, pero su tamaño fue determinado por el número máximo de instrucciones en vuelo, no por SMT. El acceso al archivo de registro requirió tres etapas de tubería debido al tamaño físico del circuito. Se pueden enviar hasta ocho instrucciones de cuatro subprocesos a ocho unidades de ejecución de enteros y cuatro de coma flotante en cada ciclo. El 21464 tenía una caché de datos de 64 KB (Dcache), organizada en ocho bancos para admitir el puerto dual. Esto fue respaldado por una caché secundaria unificada (Scache) de asociación de conjuntos de seis vías de 3 MB en la matriz .
La unidad de ejecución de enteros hizo uso de una nueva estructura: la caché de registros. La caché de registros no estaba destinada a mitigar la latencia del archivo de registro de tres ticks (como han afirmado algunos informes), sino a reducir la complejidad de la gestión de omisión de operandos. La caché de registro contenía todos los resultados producidos por la ALU y las tuberías de carga para los N ciclos anteriores. (N era algo así como 8.) La estructura de la caché de registros era un reetiquetado arquitectónico de lo que los procesadores anteriores habían implementado como un mux distribuido.
La interfaz del sistema era similar a la del Alpha 21364 . Había controladores de memoria integrados que proporcionaban diez canales RDRAM . El multiprocesamiento fue facilitado por un enrutador que proporcionó enlaces a otros 21464, y soportó arquitectónicamente el multiprocesamiento de 512 vías sin lógica de pegamento .
Se iba a implementar en un proceso complementario de semiconductores de óxido de metal (CMOS) de 0,125 μm (a veces denominado 0,13 μm) con siete capas de interconexión de cobre , silicio sobre aislante parcialmente agotado (PD-SOI) y bajo K dieléctrico . El recuento de transistores se estimó en 250 millones y el tamaño de la matriz se estimó en 420 mm 2 . [2] [4]
Tarántula
Tarantula era el nombre en clave de una extensión de la arquitectura Alpha bajo consideración y un derivado del Alpha 21464 que implementó la extensión antes mencionada. Se canceló mientras aún estaba en desarrollo, antes de que comenzara cualquier trabajo de implementación y antes de que se terminara el 21464. La extensión fue para proporcionar a Alpha una capacidad de procesamiento de vectores. Especificó treinta y dos registros vectoriales de 64 por 128 bits (8.192 bits o 1 KB), aproximadamente 50 instrucciones vectoriales y un número no especificado de instrucciones para mover datos hacia y desde los registros vectoriales. Otros candidatos de seguimiento de EV8 incluyeron un diseño multinúcleo con dos núcleos EV8 y una frecuencia de operación de 4.0 GHz.
Notas
- ^ a b Seznec y col. 2002
- ^ a b Preston y col. 2002
- ↑ a b Diefendorff, 1999
- ^ Emer 1999
Referencias
- Diefendorff, Keith (6 de diciembre de 1999). "Compaq elige SMT para Alpha: paralelismo simultáneo de múltiples subprocesos exploits instrucción y nivel de subproceso". Informe del microprocesador . 13 (16). ISSN 0899-9341 .
- Emer, Joel (1999). Subprocesos múltiples simultáneos: multiplicación del rendimiento alfa . Actas del Microprocessor Forum 1999. CiteSeerX 10.1.1.467.2597 .
- Espasa, R .; Ardanaz, F .; Emer, J .; Felix, S .; Gago, J .; Gramunt, R .; Hernández, I .; Juan, T .; Lowney, G .; Mattina, M .; Seznec, A. (2002). "Tarántula: una extensión vectorial de la arquitectura alfa". Actas del 29º Simposio Internacional IEEE-ACM sobre Arquitectura de Computadoras . IEEE. págs. 281-292. doi : 10.1109 / ISCA.2002.1003586 . ISBN 978-0-7695-1605-9.
- Preston, RP; Badeau, RW; Bailey, DW; Bell, SL; Biro, LL; Bowhill, WJ; Dever, DE; Felix, S .; Gammack, R .; Germini, V .; Gowan, MK; Gronowski, P .; Jackson, DB; Mehta, S .; Morton, SV; Pickholtz, JD; Reilly, MH; Smith, MJ (2002). "Diseño de un microprocesador RISC superescalar de 8 anchos con multihilo simultáneo". 2002 IEEE International Solid-State Circuits Conference . págs. 266–500. doi : 10.1109 / ISSCC.2002.993068 . ISBN 978-0-7803-7335-8.
- Seznec, A .; Felix, S .; Krishnan, V .; Sazeides, Y. (2002). "Diseño de compensaciones para el predictor de rama condicional Alpha EV8". Actas del 29º Simposio Internacional IEEE-ACM sobre Arquitectura de Computadoras . IEEE. págs. 295-306. doi : 10.1109 / ISCA.2002.1003587 . ISBN 978-0-7695-1605-9.
Otras lecturas
- "Alpha 21464 se dirige a 1,7 GHz en 2003". Informe del microprocesador . 13 (16). 6 de diciembre de 1999. ISSN 0899-9341 .