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Un circuito de aplicación específica integrado ( ASIC / eɪ s ɪ k / ) es un circuito integrado chip (IC) personalizado para un uso particular, más que destinada para uso de propósito general. Por ejemplo, un chip diseñado para ejecutarse en una grabadora de voz digital o un minero de bitcoin de alta eficiencia es un ASIC. Los chips de productos estándar específicos de la aplicación (ASSP) son intermedios entre los ASIC y los circuitos integrados estándar de la industria como la serie 7400 o la serie 4000 . [1] Los chips ASIC se fabrican normalmente contecnología de semiconductores de óxido de metal (MOS), como chips de circuitos integrados MOS . [2]
A medida que los tamaños de las funciones se han reducido y las herramientas de diseño han mejorado a lo largo de los años, la máxima complejidad (y, por lo tanto, la funcionalidad) posible en un ASIC ha crecido de 5,000 puertas lógicas a más de 100 millones. Los ASIC modernos a menudo incluyen microprocesadores completos , bloques de memoria que incluyen ROM , RAM , EEPROM , memoria flash y otros bloques de construcción grandes. Tal ASIC a menudo se denomina SoC ( sistema en chip ). Los diseñadores de ASIC digitales suelen utilizar un lenguaje de descripción de hardware (HDL), como Verilog o VHDL , para describir la funcionalidad de los ASIC. [1]
Los arreglos de puertas programables en campo (FPGA) son la tecnología moderna para construir una placa de pruebas o un prototipo a partir de piezas estándar [ imprecisas ] ; Los bloques lógicos programables y las interconexiones programables permiten utilizar el mismo FPGA en muchas aplicaciones diferentes. Para diseños más pequeños o volúmenes de producción más bajos, los FPGA pueden ser más rentables que un diseño ASIC, incluso en producción. El costo de ingeniería no recurrente (NRE) de un ASIC puede ascender a millones de dólares. Por lo tanto, los fabricantes de dispositivos generalmente prefieren FPGA para la creación de prototipos y dispositivos con bajo volumen de producción y ASIC para volúmenes de producción muy grandes donde los costos de NRE se pueden amortizar.en muchos dispositivos. [ cita requerida ]
Historia [ editar ]
Los primeros ASIC utilizaban tecnología de matriz de puertas . En 1967, Ferranti e Interdesign fabricaban las primeras matrices de puertas bipolares . En 1967, Fairchild Semiconductor introdujo la familia Micromatrix de arreglos lógicos de transistor-diodo bipolar (DTL) y lógica de transistor-transistor (TTL). [2]
La tecnología complementaria de semiconductores de óxido de metal (CMOS) abrió la puerta a la amplia comercialización de matrices de puertas. Las primeras matrices de puertas CMOS fueron desarrolladas por Robert Lipp, [3] [4] en 1974 para International Microcircuits, Inc. (IMI). [2]
La tecnología de celda estándar de semiconductores de óxido de metal (MOS) fue introducida por Fairchild y Motorola , bajo los nombres comerciales Micromosaic y Polycell, en la década de 1970. Esta tecnología fue posteriormente comercializada con éxito por VLSI Technology (fundada en 1979) y LSI Logic (1981). [2]
Se encontró una aplicación comercial exitosa de circuitos de arreglo de puertas en las computadoras personales de gama baja ZX81 y ZX Spectrum de 8 bits , introducidas en 1981 y 1982. Sinclair Research (Reino Unido) las utilizó esencialmente como una solución de E / S de bajo costo . destinado a manejar los gráficos de la computadora .
La personalización se produjo mediante la variación de una máscara de interconexión de metal. Los arreglos de puertas tenían complejidades de hasta unos pocos miles de puertas; esto ahora se llama integración de escala media . Las versiones posteriores se volvieron más generalizadas, con diferentes matrices base personalizadas por capas de metal y polisilicio . Algunas matrices base también incluyen elementos de memoria de acceso aleatorio (RAM).
Diseños de celda estándar [ editar ]
A mediados de la década de 1980, un diseñador elegiría un fabricante de ASIC e implementaría su diseño utilizando las herramientas de diseño disponibles del fabricante. Si bien las herramientas de diseño de terceros estaban disponibles, no existía un vínculo efectivo entre las herramientas de diseño de terceros y el diseño y las características reales de rendimiento del proceso de semiconductores de los distintos fabricantes de ASIC. La mayoría de los diseñadores utilizaron herramientas específicas de la fábrica para completar la implementación de sus diseños. Una solución a este problema, que también produjo un dispositivo de densidad mucho mayor, fue la implementación de celdas estándar . [5] Cada fabricante de ASIC podría crear bloques funcionales con características eléctricas conocidas, como el retardo de propagación., capacitancia e inductancia, que también podrían estar representadas en herramientas de terceros. El diseño de celda estándar es la utilización de estos bloques funcionales para lograr una densidad de puerta muy alta y un buen rendimiento eléctrico. El diseño de celda estándar es intermedio entre § Arreglo de compuertas y diseño semi-personalizado y § Diseño completamente personalizado en términos de ingeniería no recurrente y costos de componentes recurrentes, así como rendimiento y velocidad de desarrollo (incluido el tiempo de comercialización ).
A fines de la década de 1990, se dispuso de herramientas de síntesis lógica . Dichas herramientas podrían compilar descripciones de HDL en una lista de redes a nivel de puerta . Los circuitos integrados de celda estándar (IC) se diseñan en las siguientes etapas conceptuales denominadas flujo de diseño electrónico , aunque estas etapas se superponen significativamente en la práctica:
- Ingeniería de requisitos : un equipo de ingenieros de diseño comienza con una comprensión no formal de las funciones requeridas para un nuevo ASIC, generalmente derivadas del análisis de requisitos .
- Diseño de nivel de transferencia de registro (RTL) : el equipo de diseño construye una descripción de un ASIC para lograr estos objetivos utilizando un lenguaje de descripción de hardware . Este proceso es similar a escribir un programa de computadora en un lenguaje de alto nivel .
- Verificación funcional : la idoneidad para el propósito se verifica mediante verificación funcional. Esto puede incluir técnicas como simulación lógica a través de bancos de pruebas , verificación formal , emulación o creación y evaluación de unmodelo de software puro equivalente, como en Simics . Cada técnica de verificación tiene ventajas y desventajas, y la mayoría de las veces se utilizan varios métodos juntos para la verificación ASIC. A diferencia de la mayoría de los FPGA , los ASIC no se pueden reprogramar una vez fabricados y, por lo tanto, los diseños de ASIC que no son completamente correctos son mucho más costosos, lo que aumenta la necesidad decobertura de prueba .
- Síntesis lógica : la síntesis lógica transforma el diseño RTL en una gran colección denominada de construcciones de nivel inferior llamadas celdas estándar. Estas construcciones se toman de una biblioteca de células estándar que consta de colecciones pre-caracterizadas de puertas lógicas que realizan funciones específicas. Las celdas estándar suelen ser específicas del fabricante planificado del ASIC. La colección resultante de celdas estándar y las conexiones eléctricas necesarias entre ellas se denomina netlist a nivel de puerta .
- Colocación : la lista de conexiones a nivel de puerta se procesa a continuación mediante una herramienta de colocación que coloca las celdas estándar en una región de un circuito integrado que representa el ASIC final. La herramienta de ubicación intenta encontrar una ubicación optimizada de las celdas estándar, sujeta a una variedad de restricciones específicas.
- Enrutamiento : una herramienta de enrutamiento electrónico toma la ubicación física de las celdas estándar y usa la lista de conexiones para crear las conexiones eléctricas entre ellas. Dado que el espacio de búsqueda es grande, este proceso producirá una solución "suficiente" en lugar de " globalmente óptima ". El resultado es un archivo que se puede usar para crear un conjunto de fotomáscaras que permiten una instalación de fabricación de semiconductores , comúnmente llamada 'fab' o 'fundición' para fabricar circuitos integrados físicos . La ubicación y el enrutamiento están estrechamente relacionados entre sí y se denominan colectivamente lugar y ruta en el diseño de la electrónica.
- Aprobación : Dado el diseño final, la extracción del circuito calcula las resistencias y capacitancias parásitas . En el caso de un circuito digital , esto se mapeará posteriormente en la información de retardo a partir de la cual se puede estimar el rendimiento del circuito, generalmente mediante análisis de temporización estática . Esta y otras pruebas finales, como la verificación de las reglas de diseño y el análisis de potencia, denominados colectivamente cierre de sesión, tienen como objetivo garantizar que el dispositivo funcionará correctamente en todos los extremos del proceso, el voltaje y la temperatura. Cuando se completa esta prueba, la información de la fotomáscara se libera parafabricación de chips .
Estos pasos, implementados con un nivel de habilidad común en la industria, casi siempre producen un dispositivo final que implementa correctamente el diseño original, a menos que posteriormente se introduzcan fallas en el proceso de fabricación física. [6]
Los pasos de diseño, también llamados flujo de diseño , también son comunes al diseño de productos estándar. La diferencia significativa es que el diseño de celda estándar utiliza las bibliotecas de celdas del fabricante que se han utilizado potencialmente en cientos de otras implementaciones de diseño y, por lo tanto, tienen un riesgo mucho menor que un diseño personalizado completo. Las celdas estándar producen una densidad de diseño que es rentable y también pueden integrar núcleos IP y memoria estática de acceso aleatorio (SRAM) de manera efectiva, a diferencia de los arreglos de puertas.
Arreglo de puertas y diseño semi-personalizado [ editar ]
El diseño de la matriz de compuertas es un método de fabricación en el que las capas difusas, cada una de las cuales consta de transistores y otros dispositivos activos , están predefinidas y las obleas electrónicas que contienen dichos dispositivos se "almacenan" o desconectan antes de la etapa de metalización del proceso de fabricación . El proceso de diseño físico define las interconexiones de estas capas para el dispositivo final. Para la mayoría de los fabricantes de ASIC, esto consiste en entre dos y nueve capas de metal, cada una de las cuales corre perpendicular a la que está debajo. Los costos de ingeniería no recurrentes son mucho más bajos que los diseños personalizados completos, como fotolitografíase requieren máscaras solo para las capas de metal. Los ciclos de producción son mucho más cortos, ya que la metalización es un proceso relativamente rápido; acelerando así el tiempo de comercialización .
Los ASIC de matriz de compuertas son siempre un compromiso entre el diseño rápido y el rendimiento, ya que el mapeo de un diseño dado sobre lo que un fabricante consideraba una oblea estándar nunca brinda una utilización del circuito del 100% . A menudo, las dificultades para enrutar la interconexión requieren la migración a un dispositivo de matriz más grande con el consiguiente aumento en el precio de la pieza. Estas dificultades a menudo son el resultado del software de diseño EDA utilizado para desarrollar la interconexión.
En la actualidad, los diseñadores de circuitos rara vez implementan un diseño de arreglo de compuertas puro y solo lógico, ya que han sido reemplazados casi por completo por dispositivos programables en campo . Los más destacados de estos dispositivos son los arreglos de puertas programables en campo (FPGA) que pueden ser programados por el usuario y, por lo tanto, ofrecen costos mínimos de herramientas de ingeniería no recurrente, solo un aumento marginal del costo de la pieza y un rendimiento comparable.
Hoy en día, los arreglos de puertas están evolucionando hacia ASIC estructurados que consisten en un gran núcleo de IP como una CPU , unidades procesadoras de señales digitales , periféricos , interfaces estándar , memorias integradas , SRAM y un bloque de lógica reconfigurable y no comprometida. Este cambio se debe en gran parte a que los dispositivos ASIC son capaces de integrar grandes bloques de funcionalidad del sistema , y los sistemas en un chip (SoC) requieren lógica de pegamento , subsistemas de comunicaciones (como redes en chip ), periféricos, y otros componentes en lugar de solo unidades funcionales e interconexión básica.
En sus usos frecuentes en el campo, los términos "matriz de puertas" y "semi-personalizado" son sinónimos cuando se refieren a los ASIC. Los ingenieros de procesos usan más comúnmente el término "semi-personalizado", mientras que "gate-array" es más comúnmente usado por los diseñadores lógicos (o de nivel de puerta).
Diseño totalmente personalizado [ editar ]
Por el contrario, el diseño ASIC totalmente personalizado define todas las capas fotolitográficas del dispositivo. [5] El diseño totalmente personalizado se utiliza tanto para el diseño ASIC como para el diseño de producto estándar.
Los beneficios del diseño totalmente personalizado incluyen un área reducida (y, por lo tanto, el costo de los componentes recurrentes), mejoras de rendimiento y también la capacidad de integrar componentes analógicos y otros componentes prediseñados y, por lo tanto, completamente verificados, como núcleos de microprocesadores , que forman un sistema en un chip .
Las desventajas del diseño completamente personalizado pueden incluir un mayor tiempo de fabricación y diseño, mayores costos de ingeniería no recurrentes, más complejidad en el diseño asistido por computadora (CAD) y sistemas de automatización de diseño electrónico , y un requisito de habilidad mucho mayor por parte del equipo de diseño.
Sin embargo, para diseños exclusivamente digitales, las bibliotecas de células de "celda estándar", junto con los sistemas CAD modernos, pueden ofrecer considerables beneficios de rendimiento / costo con bajo riesgo. Las herramientas de diseño automatizadas son rápidas y fáciles de usar y también ofrecen la posibilidad de "retocar a mano" u optimizar manualmente cualquier aspecto del diseño que limite el rendimiento.
Esto se diseña utilizando compuertas lógicas básicas, circuitos o disposición especialmente para un diseño.
Diseño estructurado [ editar ]
El diseño ASIC estructurado (también denominado " diseño ASIC de plataforma ") es una tendencia relativamente nueva en la industria de los semiconductores, lo que da lugar a algunas variaciones en su definición. Sin embargo, la premisa básica de un ASIC estructurado es que tanto el tiempo del ciclo de fabricación como el tiempo del ciclo de diseño se reducen en comparación con el ASIC basado en células, en virtud de que existen capas metálicas predefinidas (reduciendo así el tiempo de fabricación) y la caracterización previa de lo que está en el silicio (reduciendo así el tiempo del ciclo de diseño).
La definición de Foundations of Embedded Systems establece que: [7]
En un diseño de "ASIC estructurado", las capas de máscara lógica de un dispositivo están predefinidas por el proveedor de ASIC (o en algunos casos por un tercero). La diferenciación y personalización del diseño se logra mediante la creación de capas metálicas personalizadas que crean conexiones personalizadas entre elementos lógicos predefinidos de la capa inferior. Se considera que la tecnología de "ASIC estructurado" cierra la brecha entre los arreglos de puertas programables en campo y los diseños de ASIC de "celda estándar". Debido a que solo se debe producir una pequeña cantidad de capas de chips, los diseños de "ASIC estructurado" tienen gastos no recurrentes (NRE) mucho más pequeños que los chips de "celda estándar" o "completamente personalizados", que requieren un conjunto completo de máscara producirse para cada diseño.
- Fundamentos de los sistemas integrados
Ésta es efectivamente la misma definición que una matriz de puertas. Lo que distingue a un ASIC estructurado de una matriz de puertas es que en una matriz de puertas, las capas de metal predefinidas sirven para acelerar la producción. En un ASIC estructurado, el uso de metalización predefinida es principalmente para reducir el costo de los conjuntos de máscaras, así como para hacer que el tiempo del ciclo de diseño sea significativamente más corto.
Por ejemplo, en un diseño de matriz de compuertas o basado en celdas, el usuario a menudo debe diseñar ellos mismos las estructuras de potencia, reloj y prueba. Por el contrario, estos están predefinidos en la mayoría de los ASIC estructurados y, por lo tanto, pueden ahorrar tiempo y dinero al diseñador en comparación con los diseños basados en arreglos de puertas. Del mismo modo, las herramientas de diseño utilizadas para ASIC estructurado pueden tener un costo sustancialmente menor y más fáciles (más rápidas) de usar que las herramientas basadas en celdas, porque no tienen que realizar todas las funciones que hacen las herramientas basadas en celdas. En algunos casos, el proveedor de ASIC estructurado requiere que se utilicen herramientas personalizadas para su dispositivo (por ejemplo, síntesis física personalizada), lo que también permite que el diseño se lleve a la fabricación más rápidamente.
Bibliotecas de células, diseño basado en IP, macros rígidas y blandas [ editar ]
El fabricante del dispositivo suele proporcionar bibliotecas de células de primitivas lógicas como parte del servicio. Aunque no incurrirán en ningún costo adicional, su publicación estará cubierta por los términos de un acuerdo de confidencialidad (NDA) y el fabricante los considerará propiedad intelectual. Por lo general, su diseño físico estará predefinido, por lo que podrían denominarse "macros duras".
Lo que la mayoría de los ingenieros entienden como " propiedad intelectual " son núcleos IP , diseños comprados a un tercero como subcomponentes de un ASIC más grande. Pueden proporcionarse en forma de un lenguaje de descripción de hardware (a menudo denominado "macro suave"), o como un diseño completamente enrutado que podría imprimirse directamente en una máscara de ASIC (a menudo denominado "macro duro"). Muchas organizaciones ahora venden tales núcleos prediseñados (CPU, Ethernet, USB o interfaces telefónicas) y las organizaciones más grandes pueden tener todo un departamento o división para producir núcleos para el resto de la organización. La empresa ARM (Advanced RISC Machines) solo vende núcleos IP, lo que la convierte en un fabricante sin fábrica.
De hecho, la amplia gama de funciones ahora disponibles en el diseño ASIC estructurado es el resultado de la fenomenal mejora en la electrónica a fines de la década de 1990 y principios de la de 2000; Dado que la creación de un núcleo requiere mucho tiempo e inversión, su reutilización y desarrollo adicional reduce drásticamente los tiempos de ciclo del producto y crea mejores productos. Además, las organizaciones de hardware de código abierto , como OpenCores, están recopilando núcleos IP gratuitos, en paralelo con el movimiento del software de código abierto en el diseño de hardware.
Las macros blandas a menudo son independientes del proceso (es decir, pueden fabricarse en una amplia gama de procesos de fabricación y diferentes fabricantes). Las macros duras están limitadas por el proceso y, por lo general, se debe invertir un mayor esfuerzo de diseño para migrar (portar) a un proceso o fabricante diferente.
Obleas multiproyecto [ editar ]
Algunos fabricantes y casas de diseño de circuitos integrados ofrecen servicio de obleas multiproyecto (MPW) como método para obtener prototipos de bajo costo. A menudo llamados lanzaderas, estos MPW, que contienen varios diseños, se ejecutan a intervalos regulares y programados en una base de "corte y listo", generalmente con responsabilidad limitada por parte del fabricante. El contrato implica la entrega de matrices desnudas o el montaje y embalaje de un puñado de dispositivos. El servicio generalmente implica el suministro de una base de datos de diseño físico (es decir, información de enmascaramiento o cinta de generación de patrones (PG)). A menudo se hace referencia al fabricante como una "fundición de silicio" debido a la escasa participación que tiene en el proceso.
Producto estándar específico de la aplicación [ editar ]
Un producto estándar de aplicación específica o ASSP es un circuito integrado que implementa una función específica que atrae a un amplio mercado. A diferencia de los ASIC que combinan una colección de funciones y están diseñados por o para un cliente , los ASSP están disponibles como componentes listos para usar. Los ASSP se utilizan en todas las industrias, desde la automoción hasta las comunicaciones. [ cita requerida ] Como regla general, si puede encontrar un diseño en un libro de datos , probablemente no sea un ASIC, pero hay algunas excepciones. [ aclaración necesaria ]
Por ejemplo, dos circuitos integrados que podrían o no considerarse ASIC son un chip controlador para una PC y un chip para un módem . Ambos ejemplos son específicos de una aplicación (lo que es típico de un ASIC) pero se venden a muchos proveedores de sistemas diferentes (lo que es típico de las piezas estándar). Los ASIC como estos a veces se denominan productos estándar específicos de la aplicación (ASSP).
Ejemplos de ASSP son el chip de codificación / decodificación, el chip de interfaz USB independiente, etc.
IEEE solía publicar una revista ASSP, [8] que pasó a llamarse Revista de procesamiento de señales IEEE en 1990.
Ver también [ editar ]
- Procesador de conjunto de instrucciones específico de la aplicación (ASIP)
- Dispositivo lógico programable complejo (CPLD)
- Automatización de diseño electrónico (EDA o ECAD)
- Matriz de puertas programables en campo (FPGA)
- Chip multiproyecto (MPC)
- Integración a muy gran escala (VLSI)
- Sistema en un chip (SoC)
- Aceleración de hardware para una descripción general de la informática basada principalmente en hardware
Referencias [ editar ]
- ↑ a b Barr, Keith (2007). Diseño ASIC en Silicon Sandbox: una guía completa para la construcción de circuitos integrados de señal mixta . Nueva York: McGraw-Hill. ISBN 978-0-07-148161-8. OCLC 76935560 .
- ^ a b c d "1967: Los circuitos integrados específicos de la aplicación emplean diseño asistido por computadora" . El motor de silicio . Museo de Historia de la Computación . Consultado el 9 de noviembre de 2019 .
- ^ "Lipp, historia oral de Bob" . Museo de Historia de la Computación . Consultado el 28 de enero de 2018 .
- ^ "Gente" . El motor de silicio . Museo de Historia de la Computación . Consultado el 28 de enero de 2018 .
- ↑ a b Smith, Michael John Sebastian (1997). Circuitos integrados de aplicaciones específicas . Addison-Wesley Professional. ISBN 978-0-201-50022-6.
- ^ Hurley, Jaden Mclean y Carmen. (2019). Diseño lógico . EDTECH. ISBN 978-1-83947-319-7. OCLC 1132366891 .
- ↑ Barkalov, Alexander; Titarenko, Larysa; Mazurkiewicz, Małgorzata (2019). Fundamentos de los sistemas integrados . Estudios en Sistemas, Decisión y Control. 195 . Cham: Springer International Publishing. doi : 10.1007 / 978-3-030-11961-4 . ISBN 9783030119607.
- ^ IEEE ASSP número 2, parte 1 - abril de 1984
Fuentes [ editar ]
- Barr, Keith (2007). Diseño ASIC en Silicon Sandbox: una guía completa para la construcción de circuitos integrados de señal mixta . Profesional de McGraw Hill. ISBN 978-0-07-148161-8.
- Anthony Cataldo (26 de marzo de 2002). "Xilinx busca facilitar el camino a FPGA personalizados" . EE Times . CMP Media, LLC.
- "Xilinx presenta FPGA EasyPath de próxima generación con un precio inferior a los ASIC estructurados" . Monitor de TI de EDP Weekly . Millin Publishing, Inc. 18 de octubre de 2004.
- Golshan, K. (2007). Conceptos básicos del diseño físico: una perspectiva de implementación del diseño ASIC . Nueva York: Springer. ISBN 978-0-387-36642-5.
Enlaces externos [ editar ]
- Medios relacionados con circuitos integrados de aplicaciones específicas en Wikimedia Commons
