Esta es una tabla de 64 /32 bits ARMv8-A núcleos de arquitectura que comparan microarquitecturas que implementan la AArch64 conjunto de instrucciones y extensiones obligatorios u opcionales de la misma. La mayoría de los chips admiten AArch32 de 32 bits para aplicaciones heredadas. Todos los chips de este tipo tienen una unidad de punto flotante (FPU) que es mejor que la de los chips ARMv7 y NEON ( SIMD ) más antiguos . Algunos de estos chips tienen coprocesadores que también incluyen núcleos de la antigua arquitectura de 32 bits (ARMv7). Algunos de los chips son SoCy puede combinar ARM Cortex-A53 y ARM Cortex-A57, como el Samsung Exynos 7 Octa.
Mesa
Empresa | Centro | Liberado | Revisión | Descodificar | Profundidad de la tubería | Ejecución fuera de orden | Predicción de rama | papel grande PEQUEÑO | Exec. puertos | SIMD | Fab (en nm ) | Simult. MONTE | Caché L0 | Instr + Data de caché L1 (en KiB ) | Caché L2 | Caché L3 | Core configura- raciones | DMIPS / MHz | Número de pieza ARM (en el registro de ID principal) | |
---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
Tenerlo | Entradas | |||||||||||||||||||
ARM Holdings | Cortex-A32 (32 bits) [1] | 2017 | ARMv8.0-A (solo 32 bits ) | 2 de ancho | 8 | No | 0 | PEQUEÑO | ? | 28 [2] | No | No | 8–64 + 8–64 | 0-1 MiB | No | 1-4 + | 0xD01 | |||
Cortex-A34 (64 bits) [3] | 2019 | ARMv8.0-A (solo 64 bits ) | 2 de ancho | 8 | No | 0 | PEQUEÑO | ? | No | No | 8–64 + 8–64 | 0-1 MiB | No | 1-4 + | 0xD02 | |||||
Corteza-A35 [4] | 2017 | ARMv8.0-A | 2 de ancho [5] | 8 | No | 0 | sí | PEQUEÑO | ? | 28/16/ 14/10 | No | No | 8–64 + 8–64 | 0/128 KiB – 1 MiB | No | 1–4 + | 1,78 | 0xD04 | ||
Corteza-A53 [6] | 2014 | ARMv8.0-A | 2 de ancho | 8 | No | 0 | Predicción de rama condicional + indirecta | grande pequeño | 2 | 28/20/ 16/14/10 | No | No | 8–64 + 8–64 | 128 KiB – 2 MiB | No | 1–4 + | 2,24 | 0xD03 | ||
Cortex-A55 [7] | 2017 | ARMv8.2-A | 2 de ancho | 8 | No | 0 | grande pequeño | 2 | 28/20/ 16/14/12/10/5 [8] | No | No | 16–64 + 16–64 | 0-256 KiB / núcleo | 0–4 MiB | 1–8 + | 2,65 [9] | 0xD05 | |||
Corteza-A57 [10] | 2013 | ARMv8.0-A | 3 de ancho | 15 | Sí envío de 3 anchos | De dos niveles | grande | 8 | 28/20 / 16 [11] / 14 | No | No | 48 + 32 | 0,5-2 MiB | No | 1–4 + | 4.6 | 0xD07 | |||
Cortex-A65 [12] | 2019 | ARMv8.2-A | ? | ? | sí | De dos niveles | ? | 2 | ? | No | No | ? | ? | ? | ? | ? | 0xD06 | |||
Cortex-A65AE [13] | 2019 | ARMv8.2-A | ? | ? | sí | De dos niveles | ? | 2 | ? | SMT2 | No | 16-64 + 16-64 | 64-256 KiB | 0-4 MB | 1-8 | ? | 0xD43 | |||
Corteza-A72 [14] | 2015 | ARMv8.0-A | 3 de ancho | 15 | Sí envío de 5 anchos | De dos niveles | grande | 8 | 28/16 | No | No | 48 + 32 | 0,5–4 MiB | No | 1–4 + | 4,72 | 0xD08 | |||
Cortex-A73 [15] | 2016 | ARMv8.0-A | 2 de ancho | 11-12 | Sí envío de 4 anchos | De dos niveles | grande | 7 | 28/16/10 | No | No | 64 + 32/64 | 1–8 MiB | No | 1–4 + | ~ 6,35 | 0xD09 | |||
Cortex-A75 [7] | 2017 | ARMv8.2-A | 3 de ancho | 11-13 | Sí envío de 6 anchos | De dos niveles | grande | 8? | 28/16/10 | No | No | 64 + 64 | 256–512 KiB / núcleo | 0–4 MiB | 1–8 + | 8.2-9.5 [16] | 0xD0A | |||
Cortex-A76 [17] | 2018 | ARMv8.2-A | 4 de ancho | 11-13 | Sí despacho de 8 anchos | 128 | De dos niveles | grande | 8 | 10/7 | No | No | 64 + 64 | 256–512 KiB / núcleo | 1–4 MiB | 1-4 | 10,7-12,4 [18] | 0xD0B | ||
Cortex-A76AE [19] | 2018 | ARMv8.2-A | ? | ? | sí | 128 | De dos niveles | grande | ? | ? | SMT2 | No | ? | ? | ? | ? | ? | 0xD0E | ||
Corteza-A77 [20] | 2019 | ARMv8.2-A | 4 de ancho | 11-13 | Sí envío de 10 anchos | 160 | De dos niveles | grande | 12 | 2 * 128b | 7 | No | 1.5K entradas | 64 + 64 | 256–512 KiB / núcleo | 1–4 MiB | 1-4 | ? | 0xD0D | |
Cortex-A78 [21] [22] | 2020 | ARMv8.2-A | 4 de ancho | sí | 160 | sí | grande | 13 | 2 * 128b | No | 1.5K entradas | 32/64 + 32/64 | 256–512 KiB / núcleo | 1–4 MiB | 1-4 | ? | 0xD41 | |||
Corteza-X1 [23] | 2020 | ARMv8.2-A | 5 de ancho [23] | ? | sí | 224 | sí | grande | 15 | 4 * 128b | No | 3K entradas | 64 + 64 | hasta 1 MiB [23] | hasta 8 MiB [23] | personalizado [23] | ? | 0xD44 | ||
Apple Inc. | Ciclón [24] | 2013 | ARMv8.0-A | 6 de ancho [25] | 16 [25] | Sí [25] | 192 | sí | No | 9 [25] | 28 [26] | No | No | 64 + 64 [25] | 1 MiB [25] | 4 MiB [25] | 2 [27] | ? | ||
Tifón | 2014 | ARMv8.0-A | 6 de ancho [28] | 16 [28] | Sí [28] | sí | No | 9 | 20 | No | No | 64 + 64 [25] | 1 MiB [28] | 4 MiB [25] | 2, 3 (A8X) | ? | ||||
Tornado | 2015 | ARMv8.0-A | 6 de ancho [28] | 16 [28] | Sí [28] | sí | No | 9 | 16/14 | No | No | 64 + 64 [28] | 3 MiB [28] | 4 MiB [28] No ( A9X ) | 2 | ? | ||||
Huracán | 2016 | ARMv8.1-A | 6 de ancho [29] | dieciséis | sí | "grande" (en A10 / A10X emparejado con núcleos Zephyr "LITTLE" ) | 9 | 16 ( A10 ) 10 ( A10X ) | No | No | 64 + 64 [30] | 3 MiB [30] ( A10 ) 8 MiB ( A10X ) | 4 MiB [30] ( A10 ) No ( A10X ) | 2x Huracán + 2x Zephyr (A10) 3x Huracán + 3x Zephyr (A10X) | ? | |||||
Céfiro | 2016 | ARMv8.1-A | 3 de ancho | 12 | sí | PEQUEÑO | 5 | 16 ( A10 ) 10 ( A10X ) | No | No | 32 + 32 [31] | 1 MiB | 4 MiB [30] ( A10 ) No ( A10X ) | 2x Huracán + 2x Zephyr (A10) 3x Huracán + 3x Zephyr (A10X) | ? | |||||
Monzón | 2017 | ARMv8.2-A [32] | 7 de ancho | dieciséis | sí | "grande" (en Apple A11 emparejado con núcleos Mistral "LITTLE" ) | 13 | 10 | No | No | 64 + 64 [31] | 8 MiB | No | 2x Monzón + 4 × Mistral | ? | |||||
Mistral | 2017 | ARMv8.2-A [32] | 3 de ancho | 12 | sí | PEQUEÑO | 5 | 10 | No | No | 32 + 32 [31] | 1 MiB | No | 2x Monzón + 4 × Mistral | ? | |||||
Vórtice | 2018 | ARMv8.3-A [33] | 7 de ancho | dieciséis | sí | "grande" (en Apple A12 / Apple A12X / Apple A12Z emparejado con núcleos Tempest "LITTLE" ) | 13 | 7 | No | No | 128 + 128 [31] | 8 MiB | No | 2x Vórtice + 4x Tempestad (A12) 4x Vórtice + 4x Tempestad (A12X / A12Z) | ? | |||||
Tempestad | 2018 | ARMv8.3-A [33] | 3 de ancho | 12 | sí | PEQUEÑO | 5 | 7 | No | No | 32 + 32 [31] | 2 MiB | No | 2x Vórtice + 4x Tempestad (A12) 4x Vórtice + 4x Tempestad (A12X / A12Z) | ? | |||||
Relámpago | 2019 | ARMv8.4-A [34] | 8 de ancho | dieciséis | sí | 560 | "grande" (en Apple A13 emparejado con núcleos Thunder "LITTLE" ) | 13 | 7 | No | No | 128 + 128 [35] | 8 MiB | No | 2x relámpagos + 4x truenos | ? | ||||
trueno | 2019 | ARMv8.4-A [36] | 3 de ancho | 12 | sí | PEQUEÑO | 5 | 7 | No | No | 96 + 48 [37] | 4 MiB | No | 2x relámpagos + 4x truenos | ? | |||||
Tormenta de fuego | 2020 | ARMv8.5-A | 8 de ancho [38] | 630 [39] | 5 | No | 2x Tormenta de fuego + 4x Tormenta de hielo | ? | ||||||||||||
Tormenta de nieve | 2020 | ARMv8.5-A | 5 | No | 2x Tormenta de fuego + 4x Tormenta de hielo | ? | ||||||||||||||
Nvidia | Denver [40] [41] | 2014 | ARMv8-A | Decodificador de hardware de 2 anchos , microoperaciones VLIW de longitud variable de hasta 7 anchos | 13 | No si el decodificador de hardware está en uso. Puede proporcionarse mediante traducción dinámica de software a VLIW . | Predicción de rama directa + indirecta | No | 7 | 28 | No | No | 128 + 64 | 2 MiB | No | 2 | ? | |||
Denver 2 [42] | 2016 | ARMv8-A | ? | 13 | No si el decodificador de hardware está en uso. Puede proporcionarse mediante traducción dinámica de software a VLIW . | Predicción de rama directa + indirecta | Implementación propia de "Super" Nvidia | ? | dieciséis | No | No | 128 + 64 | 2 MiB | No | 2 | ? | ||||
Carmelo | 2018 | ARMv8.2-A | ? | Predicción de rama directa + indirecta | ? | 12 | No | No | 128 + 64 | 2 MiB | (4 MiB a 8 núcleos) | 2 (+ 8) | ? | |||||||
Cavium | ThunderX [43] [44] | 2014 | ARMv8-A | 2 de ancho | 9 [44] | Sí [43] | De dos niveles | ? | 28 | No | No | 78 + 32 [45] [46] | 16 MiB [45] [46] | No | 8-16, 24-48 | ? | ||||
ThunderX2 [47] (por ejemplo, Broadcom Vulcan [48] ) | 2018 [49] | ARMv8.1-A [50] | "4 μops" de 4 anchos [51] [52] | ? | Sí [53] | Multi nivel | ? | ? | 16 [54] | SMT4 | No | 32 + 32 (datos de 8 vías) | 256 KiB por núcleo [55] | 1 MiB por núcleo [55] | 16-32 [55] | ? | ||||
Marvell | ThunderX3 | 2020 [56] | ARMv8.3 + [56] | 8 de ancho | ? | Sí envío de 4 anchos | Multi nivel | ? | 7 | 7 [56] | SMT4 [56] | ? | 64 + 32 | 512 KiB por núcleo | 90 MiB | 60 | ? | |||
Aplicado Micro | Hélice | 2014 | ? | ? | ? | ? | ? | ? | ? | 40/28 | No | No | 32 + 32 (por núcleo; escritura directa con paridad) [57] | 256 KiB compartidos por par de núcleos (con ECC) | 1 MiB / núcleo | 2, 4, 8 | ? | |||
X-Gene | 2013 | ? | 4 de ancho | 15 | sí | ? | ? | ? | 40 [58] | No | No | 8 MiB | 8 | 4.2 | ||||||
X-Gene 2 | 2015 | ? | 4 de ancho | 15 | sí | ? | ? | ? | 28 [59] | No | No | 8 MiB | 8 | 4.2 | ||||||
X-Gene 3 [59] | 2017 | ? | ? | ? | ? | ? | ? | ? | dieciséis | No | No | ? | ? | 32 MiB | 32 | ? | ||||
Qualcomm | Kryo | 2016 | ARMv8-A | ? | ? | sí | ¿Dos niveles? | Implementación similar "grande" o "LITTLE" de Qualcomm | ? | 14 [60] | No | No | 32 + 24 [61] | 0,5-1 MiB | 2, 4 | 6.3 | ||||
Kryo 2XX | 2017 | ARMv8-A | 2 de ancho | 11-12 | Sí envío de 7 anchos | De dos niveles | grande | 7 | 14/11/10 [62] | No | No | 64 + 32/64? | 512 KiB / núcleo dorado | No | 4 | ? | ||||
2 de ancho | 8 | No | 0 | Predicción de rama condicional + indirecta | ? | 2 | 8–64? + 8–64? | 256 KiB / Núcleo plateado | 4 | ? | ||||||||||
Kryo 3XX | 2018 | ARMv8.2-A | 3 de ancho | 11-13 | Sí despacho de 8 anchos | De dos niveles | grande | 8 | 10 [62] | No | No | 64 + 64 [62] | 256 KiB / Núcleo dorado | 2 MiB | 4 | ? | ||||
2 de ancho | 8 | No | 0 | Predicción de rama condicional + indirecta | ? | 28 | 16–64? + 16–64? | 128 KiB / Plata | 4 | ? | ||||||||||
Kryo 4XX | 2018 2019 | ARMv8.2-A | 4 de ancho | 11-13 | Sí despacho de 8 anchos | sí | grande | 8 | 8/11/7 | No | No | 64 + 64 | 512 KiB / Gold Prime 256 KiB / oro | 2 MiB | 1 + 3 | ? | ||||
2 de ancho | 8 | No | 0 | Predicción de rama condicional + indirecta | ? | 2 | 16–64? + 16–64? | 128 KiB / Plata | 4 | ? | ||||||||||
Kryo 5XX | 2019 | ARMv8.2-A | 4 de ancho | 11-13 | Sí despacho de 8 anchos | sí | grande | 8 | No | ? | 512 KiB / Gold Prime 256 KiB / oro | 3 MiB | 1 + 3 | |||||||
2 de ancho | 8 | No | 0 | Predicción de rama condicional + indirecta | 2 | ? | 128 KiB / Plata | 4 MiB | ||||||||||||
Kryo 6XX | 2020 | ARMv8.4-A | sí | grande | ? | 64 + 64 | 1024 KiB / Gold Prime 512 KiB / oro | 4 MiB | 1 + 3 + 4 | |||||||||||
Falkor [63] [64] | 2017 [65] | " Funciones de ARMv8.1-A "; [64] AArch64 solamente (no de 32 bits ) [64] | 4 de ancho | 10-15 | Sí despacho de 8 anchos | sí | ? | 8 | 10 | No | 24 KiB | 88 [64] + 32 | 500 KB | 1,25 MiB | 40-48 | ? | ||||
Samsung | M1 [66] [67] | 2015 | ARMv8-A | 4 de ancho | 13 [68] | Sí Despacho a nivel 9 [69] | 96 | grande | 8 | 14 | No | No | 64 + 32 | 2 MiB [70] | No | 4 | ? | |||
M2 [66] [67] | 2017 | ARMv8-A | 100 | De dos niveles | grande | 10 | 64 + 64 | |||||||||||||
M3 [68] [71] | 2018 | ARMv8.2-A | 6 de ancho | 15 | Sí envío de 12 anchos | 228 | De dos niveles | grande | 12 | 10 | No | No | 64 + 64 | 512 KiB por núcleo | 4096 KB | 4 | ? | |||
M4 [72] | 2019 | ARMv8.2-A | 6 de ancho | 15 | Sí envío de 12 anchos | 228 | De dos niveles | grande | 12 | 8/7 | No | No | 64 + 64 | 512 KiB por núcleo | 4096 KB | 2 | ? | |||
M5 [73] | 2020 | Sí envío de 12 anchos | 228 | De dos niveles | grande | No | 64 + 64 | |||||||||||||
Fujitsu | A64FX [74] [75] | 2019 | ARMv8.2-A | 4/2 de ancho | 7+ | Sí ¿ 5 vías? | sí | n / A | 8+ | 512b [76] | 7 | No | No | 64 + 64 | 8MiB por 12 + 1 núcleos | No | 48 + 4 | 1,9 GHz +; 15GF / W +. | ||
HiSilicon | TaiShan V110 [77] | 2019 | ARMv8.2-A | 4 de ancho | ? | sí | n / A | 8 | 7 | No | No | 64 + 64 | 512 KiB por núcleo | 1 MiB por núcleo | ? | ? | ||||
Empresa | Centro | Liberado | Revisión | Descodificar | Profundidad de la tubería | Ejecución fuera de orden | Predicción de rama | papel grande PEQUEÑO | Exec. puertos | SIMD | Fab (en nm ) | Simult. MONTE | Caché L0 | Instr + Data de caché L1 (en KiB ) | Caché L2 | Caché L3 | Core configura- raciones | DMIPS / MHz | Número de pieza ARM (en el registro de ID principal) |
Dado que Dhrystone (implícito en "DMIPS") es un punto de referencia sintético desarrollado en la década de 1980, ya no es representativo de las cargas de trabajo predominantes; utilícelo con precaución.
Ver también
- Comparación de núcleos ARMv7-A
- Lista de núcleos ARM
- Procesador multinúcleo
Referencias
- ^ Frumusanu, Andrei (22 de febrero de 2016). "ARM anuncia Cortex-A32 IoT y procesador integrado" . Anandtech.com . Consultado el 13 de junio de 2016 .
- ^ "Nuevo procesador ARM Cortex-A32 ultraeficiente se expande ... - ARM" . www.arm.com . Consultado el 1 de octubre de 2016 .
- ^ Ltd, Arm. "Cortex-A34" . Desarrollador ARM . Consultado el 10 de octubre de 2019 .
- ^ "Procesador Cortex-A35" . BRAZO . ARM Ltd.
- ^ Frumusanu, Andrei. "ARM anuncia nueva CPU Cortex-A35 - Eficiencia ultra alta para wearables y más" .
- ^ "Procesador Cortex-A53" . BRAZO . ARM Ltd.
- ^ a b Matt, Humrick (29 de mayo de 2017). "Explorando las nuevas CPU de DynamIQ y ARM: Cortex-A75, Cortex-A55" . Anandtech.com . Consultado el 29 de mayo de 2017 .
- ^ "Plataforma móvil Qualcomm Snapdragon 888 5G" . Consultado el 6 de enero de 2021 .
- ^ Basado en un 18% de perf. incremento sobre Cortex-A53 "Arm Cortex-A55: rendimiento eficiente desde el borde hasta la nube" . BRAZO . ARM Ltd.
- ^ Smith, Andrei Frumusanu, Ryan. "ARM A53 / A57 / T760 investigado - Revisión de Samsung Galaxy Note 4 Exynos" . www.anandtech.com . Consultado el 17 de junio de 2019 .
- ^ "TSMC ofrece el primer procesador de red 16FinFET completamente funcional" . TSMC. 25 de septiembre de 2014 . Consultado el 19 de febrero de 2015 .
- ^ "Cortex-A65 - Desarrollador de brazos" . ARM Ltd . Consultado el 14 de julio de 2020 .
- ^ "Cortex-A65AE - Desarrollador de brazo" . ARM Ltd . Consultado el 26 de abril de 2019 .
- ^ Frumusanu, Andrei. "ARM revela detalles de la arquitectura Cortex-A72" . Anandtech . Consultado el 25 de abril de 2015 .
- ^ Frumusanu, Andrei (29 de mayo de 2016). "El ARM Cortex A73 - Artemis dio a conocer" . Anandtech.com . Consultado el 31 de mayo de 2016 .
- ^ http://users.nik.uni-obuda.hu/sima/letoltes/Processor_families_Knowledge_Base_2019/ARM_processors_lecture_2018_12_02.pdf
- ^ Frumusanu, Andrei (31 de mayo de 2018). "Se dio a conocer la CPU ARM Cortex-A76" . Anandtech . Consultado el 1 de junio de 2018 .
- ^ http://users.nik.uni-obuda.hu/sima/letoltes/Processor_families_Knowledge_Base_2019/ARM_processors_lecture_2018_12_02.pdf
- ^ "Cortex-A76AE - Desarrollador de brazo" . ARM Ltd . Consultado el 14 de julio de 2020 .
- ^ Schor, David (26 de mayo de 2019). "Arm presenta Cortex-A77, enfatiza el rendimiento de un solo hilo" . Fusible WikiChip . Consultado el 17 de junio de 2019 .
- ^ "Arm presenta el Cortex-A78: cuando menos es más" . Fusible WikiChip . 26 de mayo de 2020 . Consultado el 28 de mayo de 2020 .
- ^ Ltd, Arm. "Cortex-A78" . Desarrollador ARM . Consultado el 28 de mayo de 2020 .
- ^ a b c d e "Presentamos el programa Arm Cortex-X Custom" . community.arm.com . Consultado el 28 de mayo de 2020 .
- ^ Lal Shimpi, Anand (17 de septiembre de 2013). "La revisión del iPhone 5s: el cambio a 64 bits" . AnandTech . Consultado el 3 de julio de 2014 .
- ^ a b c d e f g h yo Lal Shimpi, Anand (31 de marzo de 2014). "Microarquitectura ciclónica de Apple detallada" . AnandTech . Consultado el 3 de julio de 2014 .
- ^ Dixon-Warren, Sinjin (20 de enero de 2014). "Samsung 28nm HKMG dentro del Apple A7" . Chipworks. Archivado desde el original el 6 de abril de 2014 . Consultado el 3 de julio de 2014 .
- ^ Lal Shimpi, Anand (17 de septiembre de 2013). "La revisión del iPhone 5s: Explicación del A7 SoC" . AnandTech . Consultado el 3 de julio de 2014 .
- ^ a b c d e f g h yo j Ho, Joshua; Smith, Ryan (2 de noviembre de 2015). "Revisión del Apple iPhone 6s y iPhone 6s Plus" . AnandTech . Consultado el 13 de febrero de 2016 .
- ^ "Apple había cambiado la microarquitectura en Hurricane (A10) de una decodificación de 6 anchos a una decodificación de 7 anchos" . AnandTech. 5 de octubre de 2018.
- ^ a b c d "Apple A10 Fusion" . system-on-a-chip.specout.com . Consultado el 1 de octubre de 2016 .[ enlace muerto permanente ]
- ^ a b c d e "Tamaños de caché medidos y estimados" . AnandTech. 5 de octubre de 2018.
- ^ a b "Extensiones del nuevo conjunto de instrucciones de Apple A11" (PDF) . Apple Inc. 8 de junio de 2018.
- ^ a b "Códigos de autenticación de puntero Apple A12" . Jonathan Levin, @Morpheus. 12 de septiembre de 2018.
- ^ "A13 tiene ARMv8.4, aparentemente (fuentes del proyecto LLVM, gracias, @Longhorn)" . Jonathan Levin, @Morpheus. 13 de marzo de 2020.
- ^ "El SoC Apple A13: Lightning & Thunder" . AnandTech. 16 de octubre de 2019.
- ^ "A13 tiene ARMv8.4, aparentemente (fuentes del proyecto LLVM, gracias, @Longhorn)" . Jonathan Levin, @Morpheus. 13 de marzo de 2020.
- ^ "Subsistema de memoria del A13: L2 más rápido, más SLC BW" . AnandTech. 16 de octubre de 2019.
- ^ "Apple anuncia el Apple Silicon M1: deshacerse de x86 - qué esperar, basado en A14" . AnandTech. 10 de noviembre de 2020.
- ^ Frumusanu, Andrei. "Apple anuncia el Apple Silicon M1: deshacerse de x86 - qué esperar, basado en A14" . www.anandtech.com . Consultado el 25 de noviembre de 2020 .
- ^ Stam, Nick (11 de agosto de 2014). "Mile High Milestone: Tegra K1" Denver "será el primer procesador ARM de 64 bits para Android" . NVidia . Consultado el 11 de agosto de 2014 .
- ^ Gwennap, Linley. "Denver utiliza la traducción dinámica para superar a sus rivales móviles" . El Grupo Linley . Consultado el 24 de abril de 2015 .
- ^ Ho, Joshua (25 de agosto de 2016). "Hot Chips 2016: NVIDIA revela detalles de Tegra Parker" . Anandtech . Consultado el 25 de agosto de 2016 .
- ^ a b De Gelas, Johan (16 de diciembre de 2014). "ARM desafiando a Intel en el mercado de servidores" . Anandtech . Consultado el 8 de marzo de 2017 .
- ^ a b De Gelas, Johan (15 de junio de 2016). "Investigando el Cavium ThunderX" . Anandtech . Consultado el 8 de marzo de 2017 .
- ^ a b "Plataforma Cortex de 64 bits para asumir servidores x86 en la nube" . diseño electrónico. 5 de junio de 2014 . Consultado el 7 de febrero de 2015 .
- ^ a b "Familia ThunderX_CP ™ de procesadores informáticos optimizados para cargas de trabajo" (PDF) . Cavium. 2014 . Consultado el 7 de febrero de 2015 .
- ^ "Una mirada a los nuevos microprocesadores ARM de alto rendimiento de Cavium y la supercomputadora Isambard" . Fusible WikiChip . 3 de junio de 2018 . Consultado el 17 de junio de 2019 .
- ^ "⚙ D30510 Vulcan ahora es ThunderX2T99" . reviews.llvm.org .
- ^ Kennedy, Patrick (7 de mayo de 2018). "Las plataformas Cavium ThunderX2 256 Thread Arm alcanzaron la disponibilidad general" . Consultado el 10 de mayo de 2018 .
- ^ "⚙ D21500 [AARCH64] Agregar soporte para Broadcom Vulcan" . reviews.llvm.org .
- ^ https://hpcuserforum.com/presentations/santafe2014/Broadcom%20Monday%20night.pdf
- ^ "The Linley Group - Processor Conference 2013" . www.linleygroup.com .
- ^ "Procesadores ThunderX2 ARM: una familia de procesadores optimizados para cargas de trabajo que cambia las reglas del juego para aplicaciones en la nube y el centro de datos: Cavium" . www.cavium.com .
- ^ "Broadcom anuncia arquitectura de procesador de múltiples núcleos ARMv8-A de clase de servidor" . Broadcom. 15 de octubre de 2013 . Consultado el 11 de agosto de 2014 .
- ^ a b c Kennedy, Patrick (9 de mayo de 2018). "Revisión y evaluación comparativa de Cavium ThunderX2, una opción de servidor de Real Arm" . Sirva el hogar . Consultado el 10 de mayo de 2018 .
- ^ a b c d Frumusanu, Andrei (16 de marzo de 2020). "Marvell anuncia ThunderX3: 96 núcleos y 384 subprocesos de procesador de servidor de 3.ª generación Arm" .
- ^ Ganesh TS (3 de octubre de 2014). "ARMv8 va integrado con los SoC HeliX de Applied Micro" . AnandTech . Consultado el 9 de octubre de 2014 .
- ^ Morgan, Timothy Prickett (12 de agosto de 2014). "Applied Micro Plots Out X-Gene ARM Server Future" . Enterprisetech . Consultado el 9 de octubre de 2014 .
- ^ a b De Gelas, Johan (15 de marzo de 2017). "AppliedMicro's X-Gene 3 SoC comienza a muestrear" . Anandtech . Consultado el 15 de marzo de 2017 .
- ^ "Snapdragon 820 y Kryo CPU: computación heterogénea y el papel de la computación personalizada" . Qualcomm. 2 de septiembre de 2015 . Consultado el 6 de septiembre de 2015 .
- ^ Frumusanu, Ryan Smith, Andrei. "Vista previa del rendimiento de Qualcomm Snapdragon 820: Conoce a Kryo" .
- ^ a b c Smith, Andrei Frumusanu, Ryan. "Vista previa del rendimiento de Snapdragon 845: preparando el escenario para el buque insignia de Android 2018" . Consultado el 11 de junio de 2018 .
- ^ Shilov, Anton (16 de diciembre de 2016). "Qualcomm Demos 48-Core Centriq 2400 SoC en acción, comienza a muestrear" . Anandtech . Consultado el 8 de marzo de 2017 .
En 2015, Qualcomm se asoció con Xilinx y Mellanox para garantizar que sus SoC de servidor sean compatibles con aceleradores basados en FPGA y soluciones de conectividad de centros de datos (los frutos de esta asociación probablemente emergerán en el mejor de los 2018).
- ^ a b c d Cutress, Ian (20 de agosto de 2017). "Analizando la microarquitectura de Falkor" . Anandtech . Consultado el 21 de agosto de 2017 .
Los núcleos de la CPU, cuyo nombre en código es Falkor, serán compatibles con ARMv8.0 aunque con características de ARMv8.1, lo que permitirá que el software pueda realizar una transición sin problemas desde otros entornos ARM (o necesitar una recompilación). La familia Centriq 2400 está configurada para ser solo AArch64, sin soporte para AArch32: Qualcomm afirma que esto ahorra algo de energía y área de morir, pero que eligieron principalmente esta ruta porque los ecosistemas a los que se dirigen ya han migrado a 64 bits. Chris Bergen de Qualcomm, director sénior de gestión de productos de Centriq 2400, declaró que la mayoría de las empresas nuevas y futuras han comenzado con 64 bits como base en el centro de datos, y ni siquiera están considerando 32 bits, lo cual es una razón. para la opción solo AArch64 aquí. [..] Micro-op cache / L0 I-cache con predicción Way [..] El L1 I-cache es de 64KB, que es similar a otros diseños de núcleo de arquitectura ARM, y también usa líneas de 64 bytes pero con 8 asociatividad de forma. Para el software, como L0 es transparente, la caché I de L1 se mostrará como una caché de 88 KB.
- ^ Shrout, Ryan (8 de noviembre de 2017). "El procesador de servidor basado en Arm Qualcomm Centriq 2400 comienza el envío comercial" . PC Per . Consultado el 8 de noviembre de 2017 .
- ^ a b Jo, Joshua. "Hot Chips 2016: Arquitectura Exynos M1 revelada" .
- ^ a b Frumusanu, Andrei. "Samsung anuncia Exynos 8890 con módem Cat.12 / 13 y CPU personalizada" .
- ^ a b Frumusanu, Andrei (23 de enero de 2018). "El Samsung Exynos M3 - Decodificación de 6 anchos con 50% + aumento de IPC" . Anandtech . Consultado el 25 de enero de 2018 .
- ^ Frumusanu, Andrei. "Hot Chips 2016: Arquitectura Exynos M1 revelada" . Anandtech . Consultado el 29 de mayo de 2017 .
- ^ " ' Red neuronal' detectada en el interior del cerebro de silicio Galaxy S7 de Samsung" .
- ^ Frumusanu, Andrei. "Hot Chips 2018: análisis profundo de la arquitectura de CPU Exynos-M3 de Samsung" . www.anandtech.com . Consultado el 17 de junio de 2019 .
- ^ Schor, David (14 de enero de 2019). "Samsung revela los cambios de Exynos M4, actualiza el soporte para ARMv8.2, reorganiza el back-end" . Fusible WikiChip . Consultado el 17 de junio de 2019 .
- ^ Frumusanu, Andrei. "ISCA 2020: Evolución de la microarquitectura de CPU Samsung Exynos" . www.anandtech.com . Consultado el 24 de enero de 2021 .
- ^ Fujitsu High Performance CPU for the Post-K Computer (PDF) , 21 de julio de 2018 , consultado el 16 de septiembre de 2019
- ^ Arm A64fx and Post-K: Game Changing CPU & Supercomputer for HPC and its Convergence of with Big Data / AI (PDF) , 3 de abril de 2019 , consultado el 16 de septiembre de 2019
- ^ "Fujitsu triplica con éxito la potencia de salida de los transistores de nitruro de galio - Fujitsu Global" . www.fujitsu.com . Consultado el 23 de noviembre de 2020 .
- ^ Schor, David (3 de mayo de 2019). "Huawei amplía las CPU del servidor Kunpeng, planea SMT, SVE para la próxima generación" . Fusible WikiChip . Consultado el 13 de diciembre de 2019 .