El retiming C-slow es una técnica utilizada junto con el retiming para mejorar el rendimiento de un circuito digital . Cada registro en un circuito se reemplaza por un conjunto de registros C (en serie). Esto crea un circuito con C subprocesos independientes, como si el nuevo circuito contuviera C copias del circuito original. Un solo cálculo del circuito original toma C veces más ciclos de reloj para calcular en el nuevo circuito. La ralentización de C por sí sola aumenta la latencia , pero el rendimiento sigue siendo el mismo.
El aumento del número de registros permite la optimización del circuito mediante la reprogramación para reducir el período de reloj del circuito. En el mejor de los casos, el período del reloj se puede reducir por un factor de C. La reducción del período de reloj del circuito reduce la latencia y aumenta el rendimiento. Por lo tanto, para los cálculos que pueden ser de subprocesos múltiples, la combinación de la ralentización de C con la reprogramación puede aumentar el rendimiento del circuito, con poco o, en el mejor de los casos, sin aumento de la latencia.
Dado que los registros son relativamente abundantes en los FPGA , esta técnica se aplica normalmente a los circuitos implementados con FPGA.