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Este artículo trata sobre DDR4 SDRAM. Para gráficos DDR4, consulte GDDR4 SDRAM . Para el videojuego, vea Dance Dance Revolution 4thMix .
DDR4 SDRAM
Doble velocidad de datos 4 Memoria dinámica síncrona de acceso aleatorio
Tipo de RAM
Dos RDIMM DDR4-2133 ECC de 1,2 V de 8 GB (enderezados) .jpg
8  GiB DDR4-2133 ECC 1.2 V RDIMM
DesarrolladorJEDEC
TipoMemoria síncrona dinámica de acceso aleatorio (SDRAM)
GeneracionCuarta generación
Fecha de lanzamiento2014 ( 2014 )
Estándares
  • DDR4-1600 (PC4-12800)
  • DDR4-1866 (PC4-14900)
  • DDR4-2133 (PC4-17000)
  • DDR4-2400 (PC4-19200)
  • DDR4-2666 (PC4-21333)
  • DDR4-2933 (PC4-23466)
  • DDR4-3200 (PC4-25600)
Velocidad de reloj800-1600 MHz
Voltaje Referencia 1.2 V
PredecesorDDR3 SDRAM (2007)
SucesorDDR5 SDRAM (2020)

La memoria de acceso aleatorio dinámica síncrona de velocidad de datos doble 4 , oficialmente abreviada como DDR4 SDRAM , es un tipo de memoria de acceso aleatorio dinámica síncrona con una interfaz de alto ancho de banda (" velocidad de datos doble ").

Lanzada al mercado en 2014, [1] [2] [3] es una variante de la memoria dinámica de acceso aleatorio (DRAM), algunas de las cuales se han utilizado desde principios de la década de 1970, [4] y una sucesor de las tecnologías DDR2 y DDR3 .

DDR4 no es compatible con ningún tipo anterior de memoria de acceso aleatorio (RAM) debido a la diferente tensión de señalización y la interfaz física, además de otros factores.

DDR4 SDRAM se lanzó al mercado público en el segundo trimestre de 2014, centrándose en la memoria ECC , [5] mientras que los módulos DDR4 no ECC estuvieron disponibles en el tercer trimestre de 2014, acompañando el lanzamiento de los procesadores Haswell-E que requieren memoria DDR4. [6]

Funciones [ editar ]

Las principales ventajas de DDR4 sobre su predecesor, DDR3, incluyen una mayor densidad de módulos y menores requisitos de voltaje, junto con mayores velocidades de transferencia de datos . El estándar DDR4 permite DIMM de hasta 64  GiB de capacidad, en comparación con el máximo de DDR3 de 16 GiB por DIMM. [7] [ verificación fallida ]

A diferencia de las generaciones anteriores de memoria DDR, captación previa ha no ha aumentado por encima del 8N utilizado en DDR3; [8] : 16 el tamaño de ráfaga básico es de ocho palabras, y se logran anchos de banda más altos enviando más comandos de lectura / escritura por segundo. Para permitir esto, el estándar divide los bancos DRAM en dos o cuatro grupos de bancos seleccionables, [9] donde las transferencias a diferentes grupos de bancos se pueden realizar más rápidamente.

Debido a que el consumo de energía aumenta con la velocidad, el voltaje reducido permite un funcionamiento a mayor velocidad sin requisitos excesivos de energía y enfriamiento.

DDR4 opera a un voltaje de 1.2 V con una frecuencia entre 800 y 1600 MHz (DDR4-1600 a DDR4-3200), en comparación con frecuencias entre 400 y 1067 MHz (DDR3-800 a DDR3-2133) [10] [a] y requisitos de voltaje de 1,5 V de DDR3. Debido a la naturaleza de DDR, las velocidades generalmente se anuncian como el doble de estos números (DDR3-1600 y DDR4-2400 son comunes, con DDR4-3200, DDR4-4800 y DDR4-5000 disponibles a un alto costo). A diferencia del estándar DDR3L de bajo voltaje de 1.35 V de DDR3 , no existe una versión de bajo voltaje DDR4L de DDR4. [12] [13]

Línea de tiempo [ editar ]

El primer prototipo de módulo de memoria DDR4 fue fabricado por Samsung y anunciado en enero de 2011. [b]
Comparación física de DDR , DDR2 , DDR3 y DDR4 SDRAM
Anverso y reverso de módulos de memoria DDR4 de 8 GB
  • 2005: el organismo de normalización JEDEC comenzó a trabajar en un sucesor de DDR3 alrededor de 2005, [15] aproximadamente 2 años antes del lanzamiento de DDR3 en 2007. [16] [17] La arquitectura de alto nivel de DDR4 estaba prevista para su finalización en 2008. [ 18]
  • 2007: se publicó información anticipada en 2007, [19] y un orador invitado de Qimonda proporcionó más detalles públicos en una presentación en el Foro de Desarrolladores Intel (IDF) de San Francisco en agosto de 2008 . [19] [20] [21] [22] DDR4 se describió como un proceso de 30 nm a 1,2 voltios, con frecuencias de bus de 2133 MT / s de velocidad "normal" y 3200 MT / s de velocidad "entusiasta", y llegó al mercado en 2012, antes de pasar a 1 voltio en 2013. [20] [22]
  • 2009: en febrero, Samsung validó chips DRAM de 40 nm, considerado un "paso significativo" hacia el desarrollo de DDR4 [23], ya que en 2009, los chips DRAM apenas comenzaban a migrar a un proceso de 50 nm. [24]
  • 2010: posteriormente, se revelaron más detalles en MemCon 2010, Tokio (un evento de la industria de la memoria informática), en el que una presentación de un director de JEDEC titulada "Es hora de repensar DDR4" [25] con una diapositiva titulada "Nueva hoja de ruta: hoja de ruta más realista es 2015 "llevó a algunos sitios web a informar que la introducción de DDR4 probablemente [26] o definitivamente [27] [28] se retrasó hasta 2015. Sin embargo, las muestras de prueba DDR4 se anunciaron de acuerdo con el calendario original a principios de 2011, momento en el que los fabricantes comenzó a advertir que la producción comercial a gran escala y el lanzamiento al mercado estaban programados para 2012. [1]
  • 2011: en enero, Samsung anunció la finalización y el lanzamiento para las pruebas de un módulo DRAM DDR4 de 2 GiB basado en un proceso entre 30 y 39 nm . [29] Tiene una velocidad máxima de transferencia de datos de 2133  MT / sa 1,2 V, utiliza tecnología de drenaje pseudo abierto (adaptada de la memoria gráfica DDR [30] ) y consume un 40% menos de energía que un módulo DDR3 equivalente. [29] [31] [32]
    En abril, Hynix anunció la producción de módulos DDR4 de 2 GiB a 2400 MT / s, que también funcionan a 1,2 V en un proceso entre 30 y 39 nm (proceso exacto no especificado), [1]y agregó que preveía comenzar una producción de alto volumen en la segunda mitad de 2012. [1] Se espera que los procesos de semiconductores para DDR4 pasen a menos de 30 nm en algún momento entre finales de 2012 y 2014. [33] [34] [ necesita actualización ]
  • 2012: en mayo, Micron anunció [2] que tiene como objetivo iniciar la producción a finales de 2012 de módulos de 30 nm.
    En julio, Samsung anunció que comenzaría a probar los primeros módulos de memoria dual en línea (RDIMM) registrados de 16 GiB de la industria utilizando DDR4 SDRAM para sistemas de servidores empresariales. [35] [36]
    En septiembre, JEDEC publicó la especificación final de DDR4. [37]
  • 2013: Se esperaba que DDR4 representara el 5% del mercado de DRAM en 2013, [1] y alcanzara la adopción en el mercado masivo y una penetración de mercado del 50% alrededor de 2015; [1] a partir de 2013, sin embargo, la adopción de DDR4 se había retrasado y ya no se esperaba que llegara a la mayoría del mercado hasta 2016 o después. [38] La transición de DDR3 a DDR4 está tomando más tiempo que los aproximadamente cinco años que tomó DDR3 para lograr la transición del mercado masivo sobre DDR2. [33] En parte, esto se debe a que los cambios necesarios en otros componentes afectarían a todas las demás partes de los sistemas informáticos, que deberían actualizarse para funcionar con DDR4. [39]
  • 2014: en abril, Hynix anunció que había desarrollado el primer módulo de 128 GiB de mayor densidad del mundo basado en 8  Gibit DDR4 con tecnología de 20 nm. El módulo funciona a 2133 MHz, con E / S de 64 bits y procesa hasta 17 GB de datos por segundo.
  • 2016: en abril, Samsung anunció que habían comenzado a producir DRAM en masa en un proceso de "clase 10 nm", con lo que se refieren al régimen de nodo 1x nm de 16 nm a 19 nm, que admite una transferencia de datos un 30% más rápida. velocidad de 3200 megabits por segundo. Previamente, se utilizó un tamaño de 20 nm. [40] [41]

Percepción y adopción del mercado [ editar ]

En abril de 2013, un redactor de noticias de International Data Group (IDG), una empresa estadounidense de investigación tecnológica que originalmente formaba parte de IDC  , realizó un análisis de sus percepciones relacionadas con DDR4 SDRAM. [42] Las conclusiones fueron que la creciente popularidad de la computación móvil y otros dispositivos que utilizan una memoria más lenta pero de baja potencia, la desaceleración del crecimiento en el sector de la computación de escritorio tradicional y la consolidación del mercado de fabricación de memoria significaron que los márgenes en la RAM se redujeron. apretado.

Como resultado, el precio superior deseado para la nueva tecnología era más difícil de lograr y la capacidad se había trasladado a otros sectores. Los fabricantes de SDRAM y los creadores de chipsets estaban, hasta cierto punto, " atrapados entre la espada y la pared " donde "nadie quiere pagar una prima por los productos DDR4, y los fabricantes no quieren hacer la memoria si no van a obtener una prima ", según Mike Howard de iSuppli. [42] Por lo tanto, un cambio en el sentimiento del mercado hacia la computación de escritorio y el lanzamiento de procesadores con soporte DDR4 por parte de Intel y AMD podría conducir a un crecimiento "agresivo". [42]

La hoja de ruta Haswell 2014 de Intel reveló el primer uso de la compañía de DDR4 SDRAM en procesadores Haswell-EP . [43]

Los procesadores Ryzen de AMD, revelados en 2016 y enviados en 2017, usan DDR4 SDRAM. [44]

Operación [ editar ]

Los chips DDR4 usan una fuente de 1.2  V [8] : 16 [45] [46] con una fuente auxiliar de 2.5 V para el impulso de línea de palabras llamado V PP , [8] : 16 en comparación con los chips DDR3 estándar de 1.5 V, con menor voltaje variantes a 1,35 V que aparecieron en 2013. Se espera que DDR4 se introduzca a velocidades de transferencia de 2133 MT / s, [8] : se estima que 18 aumenten a un potencial de 4266 MT / s [39] para 2013. La tasa de transferencia mínima de 2133 Se dijo que MT / s se debía al progreso realizado en las velocidades de DDR3 que, probablemente alcanzarían los 2133 MT / s, dejaban pocos beneficios comerciales al especificar DDR4 por debajo de esta velocidad. [33] [39]Techgage interpretó que la muestra de ingeniería de Samsung de enero de 2011 tenía una latencia CAS de 13 ciclos de reloj, que se describe como comparable al paso de DDR2 a DDR3. [30]

Los bancos internos se incrementan a 16 (4 bits de selección de banco), con hasta 8 rangos por DIMM. [8] : 16

Los cambios de protocolo incluyen: [8] : 20

  • Paridad en el bus de comando / dirección
  • Inversión de bus de datos (como GDDR4 )
  • CRC en el bus de datos
  • Programación independiente de DRAM individuales en un DIMM, para permitir un mejor control de la terminación en matriz .

Se prevé una mayor densidad de memoria, posiblemente utilizando TSV ("a través de silicio a través de ") u otros procesos de apilamiento 3D . [33] [39] [47] [48] La especificación DDR4 incluirá apilamiento 3D estandarizado "desde el principio" de acuerdo con JEDEC, [48] con provisión para hasta 8 troqueles apilados . [8] : 12 X-bit Labs predijo que "como resultado, los chips de memoria DDR4 con una densidad muy alta se volverán relativamente económicos". [39]

Los bancos de memoria conmutados también son una opción anticipada para los servidores. [33] [47]

En 2008, en el libro Wafer Level 3-D ICs Process Technology se plantearon preocupaciones de que los elementos analógicos no escalables , como bombas de carga y reguladores de voltaje , y circuitos adicionales "han permitido aumentos significativos en el ancho de banda pero consumen mucha más área de troquel ". Los ejemplos incluyen detección de errores CRC , terminación en la matriz , hardware de ráfagas, tuberías programables, baja impedancia y una creciente necesidad de amplificadores de detección.(atribuido a una disminución de bits por línea de bits debido al bajo voltaje). Los autores observaron que, como resultado, la cantidad de matriz utilizada para la matriz de memoria en sí ha disminuido con el tiempo del 70 al 78% para SDRAM y DDR1, al 47% para DDR2, al 38% para DDR3 y potencialmente menos de 30 % para DDR4. [49]

La especificación definió estándares para dispositivos de memoria × 4, × 8 y × 16 con capacidades de 2, 4, 8 y 16 Gib. [50]

Codificación de comandos [ editar ]

Codificación de comandos DDR4 [51]
MandoCS
 		BG1–0,
BA1–0		ACTUAR
 		A17
 		A16
RAS		A15
CAS		A14
NOSOTROS		A13
 		A12
aC		A11
 		A10
AP		A9-0
 
Deseleccionar (sin operación)HX
Activo (activar): abre una filaLBancoLDirección de fila
No operacionLVHVHHHV
Calibración ZQLVHVHHLVLargoV
Leer (BC, corte de ráfaga)LBancoHVHLHVantes de CristoVAPColumna
Escritura (AP, precarga automática)LBancoHVHLLVantes de CristoVAPColumna
Sin asignar, reservadoLVvVLHHV
Precargar todos los bancosLVHVLHLVHV
Precargar un bancoLBancoHVLHLVLV
ActualizarLVHVLLHV
Conjunto de registro de modo (MR0 – MR6)LRegistrarseHLLLLLDatos
  • Nivel de señal
    • H, alto
    • L, bajo
    • V, ya sea bajo o alto, una señal válida
    • X, irrelevante
  • Nivel lógico
    •   Activo
    •   Inactivo
    •   No interpretado

Aunque todavía funciona fundamentalmente de la misma manera, DDR4 realiza un cambio importante en los formatos de comando utilizados por generaciones anteriores de SDRAM . Una nueva señal de comando, ACT , es baja para indicar el comando de activación (fila abierta).

El comando de activación requiere más bits de dirección que cualquier otro (18 bits de dirección de fila en una parte de 16 Gb), por lo que las señales bajas activas estándar RAS , CAS y WE se comparten con bits de dirección de orden superior que no se utilizan cuando ACT es alto. . La combinación de RAS = L y CAS = WE = H que previamente codificó un comando de activación no se utiliza.

Como en las codificaciones SDRAM anteriores, A10 se utiliza para seleccionar variantes de comando: precarga automática en comandos de lectura y escritura, y un banco frente a todos los bancos para el comando de precarga. También selecciona dos variantes del comando de calibración ZQ.

Al igual que en DDR3, A12 se utiliza para solicitar el corte de ráfaga : truncamiento de una ráfaga de 8 transferencias después de cuatro transferencias. Aunque el banco todavía está ocupado y no está disponible para otros comandos hasta que hayan transcurrido ocho tiempos de transferencia, se puede acceder a un banco diferente.

Además, el número de direcciones bancarias se ha incrementado considerablemente. Hay cuatro bits de selección de banco para seleccionar hasta 16 bancos dentro de cada DRAM: dos bits de dirección de banco (BA0, BA1) y dos bits de grupo de banco (BG0, BG1). Existen restricciones de tiempo adicionales para acceder a los bancos dentro del mismo grupo bancario; es más rápido acceder a un banco en un grupo de bancos diferente.

Además, hay tres señales de selección de chip (C0, C1, C2), lo que permite colocar hasta ocho chips apilados dentro de un solo paquete DRAM. Éstos actúan efectivamente como tres bits de selección de banco más, lo que lleva el total a siete (128 bancos posibles).

Tasas de transferencia estándar son 1600, 1866, 2133, 2400, 2666, 2933, y 3200 MT / s [51] [52] ( 12 / 15 , 14 / 15 , 16 / 15 , 18 / 15 , 20 / 15 , 22 / 15 , y 24 / 15  frecuencias GHz reloj, velocidad de datos doble), con velocidades de hasta DDR4-4800 (2400 reloj MHz) disponible comercialmente. [53]

Consideraciones de diseño [ editar ]

El equipo DDR4 de Micron Technology identificó algunos puntos clave para el diseño de circuitos integrados y PCB: [54]

Diseño de CI: [54]

  • Calibración de VrefDQ (DDR4 "requiere que el controlador realice la calibración de VrefDQ");
  • Nuevos esquemas de direccionamiento ("agrupación de bancos", ACT para reemplazar los comandos RAS , CAS y WE , PAR y Alerta para verificación de errores y DBI para inversión de bus de datos);
  • Nuevas funciones de ahorro de energía (actualización automática de bajo consumo, actualización con control de temperatura, actualización de granularidad fina, inversión del bus de datos y latencia CMD / ADDR).

Diseño de placa de circuito: [54]

  • Nuevas fuentes de alimentación (VDD / VDDQ a 1,2 V y refuerzo de línea de palabras, conocido como VPP, a 2,5 V);
  • VrefDQ debe suministrarse internamente a la DRAM mientras que VrefCA se suministra externamente desde la placa;
  • Los pines DQ terminan en alto usando E / S de drenaje pseudo-abierto (esto difiere de los pines CA en DDR3 que están conectados en el centro a VTT). [54]

Las técnicas de mitigación Rowhammer incluyen capacitores de almacenamiento más grandes, modificando las líneas de dirección para usar la distribución aleatoria del espacio de direcciones y las líneas de E / S de voltaje dual que aíslan aún más las condiciones de contorno potenciales que pueden resultar en inestabilidad a altas velocidades de escritura / lectura.

Empaquetado del módulo [ editar ]

La memoria DDR4 se suministra en módulos de memoria dual en línea (DIMM) de 288 pines , de tamaño similar a los DIMM DDR3 de 240 pines. Los pines están espaciados más estrechamente (0,85 mm en lugar de 1,0) para ajustarse al número aumentado dentro de la misma longitud DIMM estándar de 5¼ pulgadas (133,35 mm), pero la altura aumenta ligeramente (31,25 mm / 1,23 pulgadas en lugar de 30,35 mm / 1,2 pulgadas ) para facilitar el enrutamiento de la señal, y también se aumenta el grosor (a 1,2 mm desde 1,0) para dar cabida a más capas de señal. [55] Los módulos DIMM DDR4 tienen un conector de borde ligeramente curvado, por lo que no todos los pines se conectan al mismo tiempo durante la inserción del módulo, lo que reduce la fuerza de inserción. [14]

Los SO-DIMM DDR4 tienen 260 pines en lugar de los 204 pines de los SO-DIMM DDR3, espaciados a 0,5 en lugar de 0,6 mm, y son 2,0 mm más anchos (69,6 frente a 67,6 mm), pero siguen siendo los mismos 30 mm de altura. [56]

Para su microarquitectura Skylake , Intel diseñó un paquete SO-DIMM llamado UniDIMM , que se puede completar con chips DDR3 o DDR4. Al mismo tiempo, se anuncia que el controlador de memoria integrado (IMC) de las CPU Skylake puede funcionar con cualquier tipo de memoria. El propósito de los UniDIMM es ayudar en la transición del mercado de DDR3 a DDR4, donde los precios y la disponibilidad pueden hacer que no sea deseable cambiar el tipo de RAM. Los UniDIMM tienen las mismas dimensiones y número de pines que los SO-DIMM DDR4 normales, pero la muesca del conector de borde se coloca de manera diferente para evitar el uso accidental en sockets DDR4 SO-DIMM incompatibles. [57]

Módulos [ editar ]

Módulo DDR4 estándar JEDEC [ editar ]


Nombre estándar
Reloj de memoria
(MHz)
Reloj de bus de E / S
(MHz)
Tasa de datos
( MT / s )
Nombre del módulo
Tasa de transferencia máxima
(MB / s)		Tiempos
CL-tRCD-tRP
Latencia CAS
(ns)
DDR4-1600J *
DDR4-1600K
DDR4-1600L		2008001600PC4-128001280010-10-10
11-11-11
12-12-12		12,5
13,75
15
DDR4-1866L *
DDR4-1866M
DDR4-1866N		233,33933,331866.67PC4-1490014933,3312-12-12
13-13-13
14-14-14		12.857
13.929
15
DDR4-2133N *
DDR4-2133P
DDR4-2133R		266,671066,672133,33PC4-1700017066.6714-14-14
15-15-15
16-16-16		13,125
14,063
15
DDR4-2400P *
DDR4-2400R
DDR4-2400T
DDR4-2400U		30012002400PC4-192001920015-15-15
16-16-16
17-17-17
18-18-18		12,5
13,32
14,16
15
DDR4-2666T
DDR4-2666U
DDR4-2666V
DDR4-2666W		333,331333,332666.67PC4-2130021333.3317-17-17
18-18-18
19-19-19
20-20-20		12,75
13,50
14,25
15
DDR4-2933V
DDR4-2933W
DDR4-2933Y
DDR4-2933AA		366,671466,672933,33PC4-2346623466.6719-19-19
20-20-20
21-21-21
22-22-22		12,96
13,64
14,32
15
DDR4-3200W
DDR4-3200AA
DDR4-3200AC		40016003200PC4-256002560020-20-20
22-22-22
24-24-24		12,5
13,75
15
Latencia CAS (CL)
El reloj cambia entre el envío de una dirección de columna a la memoria y el comienzo de los datos en respuesta.
tRCD
El reloj alterna entre la activación de filas y las lecturas / escrituras
tRP
El reloj alterna entre la precarga de la fila y la activación

DDR4-xxxx denota la tasa de transferencia de datos por bit y normalmente se usa para describir chips DDR. PC4-xxxxx indica la tasa de transferencia general, en megabytes por segundo, y se aplica solo a los módulos (módulos DIMM ensamblados). Debido a que los módulos de memoria DDR4 transfieren datos en un bus de 8 bytes (64 bits de datos) de ancho, la tasa de transferencia máxima del módulo se calcula tomando transferencias por segundo y multiplicando por ocho. [58]

Sucesor [ editar ]

En el Intel Developer Forum 2016 , se discutió el futuro de DDR5 SDRAM . Las especificaciones se finalizaron a finales de 2016, pero no habrá módulos disponibles antes de 2020. [59]  También se han propuesto otras tecnologías de memoria, a saber, HBM en la versión 3 y 4 [60] , con el objetivo de reemplazar DDR4.

En 2011, JEDEC publicó el estándar Wide I / O 2 ; apila varias matrices de memoria, pero lo hace directamente en la parte superior de la CPU y en el mismo paquete. Este diseño de memoria proporciona un mayor ancho de banda y un mejor rendimiento energético que DDR4 SDRAM, y permite una interfaz amplia con longitudes de señal cortas. Su objetivo principal es reemplazar varios estándares DDR X SDRAM móviles utilizados en dispositivos móviles e integrados de alto rendimiento, como los teléfonos inteligentes. [61] [62] Hynix propuso una memoria de gran ancho de banda (HBM) similar , que se publicó como JEDEC JESD235. Tanto Wide I / O 2 como HBM utilizan una interfaz de memoria paralela muy amplia, de hasta 512 bits de ancho para Wide I / O 2 (en comparación con 64 bits para DDR4), que se ejecuta a una frecuencia más baja que DDR4. [63]Wide I / O 2 está dirigido a dispositivos compactos de alto rendimiento como teléfonos inteligentes, donde se integrará en el procesador o sistema en paquetes de un chip (SoC). HBM está dirigido a la memoria gráfica y la informática en general, mientras que HMC se dirige a servidores de alta gama y aplicaciones empresariales. [63]

Micron Technology 's híbrido de memoria Cube (HMC) de memoria apilados utiliza una interfaz en serie. Muchos otros buses de computadora han migrado hacia el reemplazo de buses paralelos con buses seriales, por ejemplo, por la evolución de Serial ATA reemplazando Parallel ATA , PCI Express reemplazando a PCI y puertos seriales reemplazando puertos paralelos. En general, los buses seriales son más fáciles de escalar y tienen menos cables / trazas, lo que hace que las placas de circuitos que los utilizan sean más fáciles de diseñar. [64] [65] [66]

A largo plazo, los expertos especulan que los tipos de RAM no volátiles como PCM ( memoria de cambio de fase ), RRAM ( memoria resistiva de acceso aleatorio ) o MRAM ( memoria magnetorresistiva de acceso aleatorio ) podrían reemplazar a la DDR4 SDRAM y sus sucesores. [67]

GDDR5 SGRAM es un tipo de gráficos de RAM de gráficos síncronos DDR3 , que se introdujo antes de DDR4 y no es un sucesor de DDR4.

Ver también [ editar ]

  • Memoria de acceso aleatorio dinámica síncrona  : artículo principal para los tipos de memoria DDR
  • Lista de anchos de banda de dispositivos
  • Tiempos de memoria

Notas [ editar ]

  1. ^ Algunos módulos de memoria DDR3 overclockeados de fábrica funcionan a frecuencias más altas, hasta 1600 MHz. [11] [ verificación fallida ]
  2. ^ Como prototipo, este módulo de memoria DDR4 tiene un conector de borde planoen la parte inferior, mientras que los módulos DIMM DDR4 de producción tienen un conector de borde ligeramente curvado, por lo que no todos los pines se conectan a la vez durante la inserción del módulo, lo que reduce la fuerza de inserción. [14]

Referencias [ editar ]

  1. ↑ a b c d e f Marc (5 de abril de 2011). "Hynix produce sus primeros módulos DDR4" . Sea hardware . Archivado desde el original el 15 de abril de 2012 . Consultado el 14 de abril de 2012 .
  2. ^ a b Micron se burla de la memoria RAM DDR4 en funcionamiento , Engadget, 2012-05-08 , consultado el 2012-05-08
  3. ^ "Samsung produce DDR4 en masa" . Consultado el 31 de agosto de 2013 .
  4. ^ La historia de DRAM (PDF) , IEEE, 2008, p. 10 , consultado el 23 de enero de 2012
  5. ^ "Memoria de servidor Crucial DDR4 ahora disponible" . Globe Newswire . 2 de junio de 2014 . Consultado el 12 de diciembre de 2014 .
  6. ↑ btarunr (14 de septiembre de 2014). "Cómo Intel planea la transición entre DDR3 y DDR4 para la corriente principal" . TechPowerUp . Consultado el 28 de abril de 2015 .
  7. ^ Wang, David (12 de marzo de 2013). "¿Por qué migrar a DDR4?" . Inphi Corp. - a través de EE Times.
  8. ^ a b c d e f g Jung, JY (11 de septiembre de 2012 ), "Cómo los avances de DRAM están afectando la infraestructura del servidor", Intel Developer Forum 2012 , Intel, Samsung; Eventos activos, archivados desde el original en 11/27/2012 , recuperados 15/09/2012
  9. ^ "Memoria principal: DDR4 y DDR5 SDRAM" . JEDEC . Consultado el 14 de abril de 2012 .
  10. ^ "DDR3 SDRAM estándar JESD79-3F, sec. Tabla 69 - Parámetros de sincronización por intervalo de velocidad" . JEDEC. Julio de 2012 . Consultado el 18 de julio de 2015 .
  11. ^ "Memoria LP Vengeance - 8GB 1600MHz CL9 DDR3 (CML8GX3M1A1600C9)" . Corsair . Consultado el 17 de julio de 2015 .
  12. ^ "DDR4 - Ventajas de migrar desde DDR3" , Productos , consultado el 20 de agosto de 2014.
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Enlaces externos [ editar ]

  • Memoria principal: DDR3 y DDR4 SDRAM , JEDEC, DDR4 SDRAM ESTÁNDAR (JESD79-4)
  • DDR4 (PDF) (documento técnico), Corsair Components, archivado desde el original (PDF) el 10 de octubre de 2014.