IA-64 ( arquitectura Intel Itanium ) es la arquitectura de conjunto de instrucciones (ISA) de la familia Itanium de microprocesadores Intel de 64 bits . La especificación básica de ISA se originó en Hewlett-Packard(HP), y fue desarrollado y luego implementado en una nueva microarquitectura de procesador por Intel con la asociación y la experiencia continuas de HP en los conceptos de diseño subyacentes de EPIC. Para establecer lo que fue su primer ISA nuevo en 20 años y llevar una línea de productos completamente nueva al mercado, Intel hizo una inversión masiva en definición de productos, diseño, herramientas de desarrollo de software, SO, asociaciones de la industria del software y marketing. Para respaldar este esfuerzo, Intel creó el equipo de diseño más grande de su historia y un nuevo equipo de marketing y habilitación de la industria completamente separado de x86. El primer procesador Itanium, con nombre en código Merced , se lanzó en 2001.
Diseñador | HP e Intel |
---|---|
Bits | 64 bits |
Introducido | 2001 |
Diseño | ÉPICO |
Tipo | Registrarse-Registrarse |
Codificación | Reparado |
Derivación | Registro de condición |
Endianidad | Seleccionable |
Registros | |
Propósito general | 128 (64 bits más 1 bit de captura ; 32 son estáticos, 96 usan ventanas de registro ); 64 registros de predicado de 1 bit |
Punto flotante | 128 |
La arquitectura de Itanium se basa en un paralelismo explícito a nivel de instrucción , en el que el compilador decide qué instrucciones ejecutar en paralelo. Esto contrasta con las arquitecturas superescalares , que dependen del procesador para administrar las dependencias de instrucciones en tiempo de ejecución. En todos los modelos de Itanium, hasta Tukwila inclusive , los núcleos ejecutan hasta seis instrucciones por ciclo de reloj .
En 2008, Itanium fue la cuarta arquitectura de microprocesador más implementada para sistemas de clase empresarial , detrás de x86-64 , Power ISA y SPARC . [1]
Historia
Desarrollo: 1989-2000
En 1989, HP comenzó a preocuparse de que las arquitecturas de computación de conjuntos de instrucciones reducidos (RISC) se acercaran a un límite de procesamiento de una instrucción por ciclo . Tanto los investigadores de Intel como de HP habían estado explorando opciones de arquitectura de computadoras para diseños futuros y por separado comenzaron a investigar un nuevo concepto conocido como palabra de instrucción muy larga (VLIW) [2] que surgió de la investigación de la Universidad de Yale a principios de la década de 1980. [3] VLIW es un concepto de arquitectura de computadora (como RISC y CISC) donde una sola palabra de instrucción contiene múltiples instrucciones codificadas en una palabra de instrucción muy larga para facilitar que el procesador ejecute múltiples instrucciones en cada ciclo de reloj. Las implementaciones típicas de VLIW dependen en gran medida de compiladores sofisticados para determinar en el momento de la compilación qué instrucciones se pueden ejecutar al mismo tiempo y la programación adecuada de estas instrucciones para su ejecución y también para ayudar a predecir la dirección de las operaciones de la rama. El valor de este enfoque es realizar un trabajo más útil en menos ciclos de reloj y simplificar la programación de instrucciones del procesador y los requisitos de hardware de predicción de ramas, con una penalización en el aumento de la complejidad, el costo y el consumo de energía del procesador a cambio de una ejecución más rápida.
Producción
Durante este tiempo, HP había comenzado a creer que ya no era rentable para las empresas de sistemas empresariales individuales como ella desarrollar microprocesadores patentados. Intel también había estado investigando varias opciones arquitectónicas para ir más allá de la ISA x86 para abordar los requisitos de computación de alto rendimiento y servidores empresariales de gama alta (HPC). Por lo tanto, Intel y HP se asociaron en 1994 para desarrollar el IA-64 ISA, utilizando una variación de los conceptos de diseño VLIW que Intel denominó explícitamente computación de instrucción paralela (EPIC). El objetivo de Intel era aprovechar la experiencia que HP había desarrollado en su trabajo inicial de VLIW junto con la suya propia para desarrollar una línea de productos de volumen dirigida a servidores de clase empresarial de alta gama y sistemas de computación de alto rendimiento (HPC) que pudieran venderse a todos los fabricantes de equipos originales. (OEM), mientras que HP deseaba poder comprar procesadores listos para usar construidos con la tecnología de proceso de vanguardia y la fabricación por volumen de Intel que tuvieran un mayor rendimiento y fueran más rentables que sus procesadores PA-RISC actuales. Debido a que los productos resultantes serían de Intel (HP sería uno de los muchos clientes) y para lograr los volúmenes necesarios para una línea de productos exitosa, los productos Itanium serían necesarios para satisfacer las necesidades de una base de clientes más amplia y que las aplicaciones de software, el sistema operativo y las herramientas de desarrollo estarán disponibles para estos clientes. Esto requería que los productos Itanium estuvieran diseñados, documentados y fabricados, y que tuvieran una calidad y un soporte compatibles con el resto de los productos de Intel. Por lo tanto, Intel tomó la iniciativa en el diseño de microarquitectura, la producción (empaquetado, prueba y todos los demás pasos), el software de la industria y la habilitación del sistema operativo (Linux y Windows NT) y el marketing. Como parte del proceso de definición y marketing de Intel, contrataron a una amplia variedad de proveedores de sistemas operativos, software y OEM empresariales, así como a clientes finales para comprender sus requisitos y asegurarse de que se reflejaran en la familia de productos a fin de satisfacer las necesidades de una amplia gama de clientes y usuarios finales. HP hizo una contribución sustancial a la definición de ISA, la microarquitectura Merced / Itanium e Itanium 2, pero la responsabilidad de la producción era de Intel. El objetivo original de entregar el primer producto de la familia Itanium (con nombre en código Merced) fue 1998. [2]
Márketing
Los esfuerzos de marketing de productos y participación de la industria de Intel fueron sustanciales y lograron triunfos en el diseño con la mayoría de los OEM de servidores empresariales, incluidos aquellos basados en procesadores RISC en ese momento, los analistas de la industria predijeron que IA-64 dominaría en servidores, estaciones de trabajo y computadoras de escritorio de alta gama. y eventualmente suplantar las arquitecturas RISC y de computación de conjunto de instrucciones complejas (CISC) para todas las aplicaciones de propósito general. [4] [5] Compaq y Silicon Graphics decidieron abandonar el desarrollo adicional de las arquitecturas Alpha y MIPS respectivamente a favor de migrar a IA-64. [6]
En 1997, era evidente que la arquitectura IA-64 y el compilador eran mucho más difíciles de implementar de lo que se pensaba originalmente, y la entrega de Itanium comenzó a fallar. [7] Dado que Itanium fue el primer procesador EPIC, el esfuerzo de desarrollo encontró más problemas inesperados de los que el equipo estaba acostumbrado. Además, el concepto EPIC depende de las capacidades del compilador que nunca antes se habían implementado, por lo que se necesitaba más investigación. [8]
Varios grupos desarrollaron sistemas operativos para la arquitectura, incluidos Microsoft Windows y Unix y sistemas similares a Unix como Linux , HP-UX , FreeBSD , Solaris , [9] [10] [11] Tru64 UNIX , [6] y Monterey / 64. [12] (los tres últimos se cancelaron antes de llegar al mercado). En 1999, Intel lideró la formación de un consorcio de la industria de código abierto para trasladar Linux a IA-64 al que llamaron "Trillium" (y luego lo rebautizaron como "Trillian" debido a un problema de marca registrada) que fue dirigido por Intel e incluía Caldera Systems , CERN , Cygnus Solutions , Hewlett-Packard, IBM, Red Hat , SGI , SuSE , TurboLinux y VA Linux Systems . Como resultado, se entregó un IA-64 Linux en funcionamiento antes de lo programado y fue el primer sistema operativo que se ejecutó en los nuevos procesadores Itanium.
Intel anunció el nombre oficial del procesador, Itanium , el 4 de octubre de 1999. [13] En cuestión de horas, el nombre Itanic había sido acuñado en un grupo de noticias de Usenet como un juego de palabras con el nombre Titanic , el transatlántico "insumergible" que se hundió en su viaje inaugural en 1912. [14]
Itanium (Merced): 2001
Información general | |
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Lanzado | Junio de 2001 |
Interrumpido | Junio de 2002 |
Fabricante (s) común (es) |
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Actuación | |
Max. Frecuencia de reloj de la CPU | De 733 MHz a 800 MHz |
Velocidades FSB | 266 MT / s |
Cache | |
Caché L2 | 96 KB |
Caché L3 | 2 o 4 MB |
Arquitectura y clasificación | |
Conjunto de instrucciones | Itanium |
Especificaciones físicas | |
Núcleos |
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Enchufe (s) |
|
Productos, modelos, variantes | |
Nombre (s) principal |
|
Cuando se lanzó Itanium en junio de 2001, su rendimiento no era superior al de los procesadores RISC y CISC de la competencia. [15]
Al reconocer que la falta de software podría ser un problema grave para el futuro, Intel puso miles de estos primeros sistemas a disposición de los proveedores de software independientes (ISV) para estimular el desarrollo. HP e Intel lanzaron al mercado el procesador Itanium 2 de próxima generación un año después.
Itanium 2: 2002–2010
Información general | |
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Lanzado | 2002 |
Interrumpido | regalo |
Diseñada por | Intel |
Fabricante (s) común (es) |
|
Actuación | |
Max. Frecuencia de reloj de la CPU | 733 MHz a 2,66 GHz |
Cache | |
Caché L2 | 256 KB en Itanium2 256 KB (D) + 1 MB (I) o 512 KB (I) en (Itanium2 serie 9x00) |
Caché L3 | 1,5–32 MB |
Arquitectura y clasificación | |
Conjunto de instrucciones | Itanium |
Especificaciones físicas | |
Núcleos |
|
Enchufe (s) |
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Productos, modelos, variantes | |
Nombre (s) principal |
|
El procesador Itanium 2 se lanzó en 2002. Alivió muchos de los problemas de rendimiento del procesador Itanium original, que en su mayoría fueron causados por un subsistema de memoria ineficiente.
En 2003, AMD lanzó Opteron , que implementó su propia arquitectura de 64 bits ( x86-64 ). Opteron ganó una rápida aceptación en el espacio de los servidores empresariales porque proporcionó una fácil actualización desde x86 . Intel respondió implementando x86-64 (como Em64t ) en sus microprocesadores Xeon en 2004. [6]
En noviembre de 2005, los principales fabricantes de servidores Itanium se unieron a Intel y varios proveedores de software para formar la Itanium Solutions Alliance para promover la arquitectura y acelerar la migración del software. [dieciséis]
En 2006, Intel entregó Montecito (comercializado como la serie Itanium 2 9000 ), un procesador de doble núcleo que prácticamente duplicó el rendimiento y redujo el consumo de energía en aproximadamente un 20 por ciento. [17]
Itanium 9300 (Tukwila): 2010
El procesador de la serie Itanium 9300 , con nombre en código Tukwila , fue lanzado el 8 de febrero de 2010 con mayor rendimiento y capacidad de memoria. [18] El lanzamiento de Tukwila se había programado originalmente en 2007. [19]
El dispositivo utiliza un proceso de 65 nm, incluye de dos a cuatro núcleos, hasta 24 MB de caché en la matriz, tecnología Hyper-Threading y controladores de memoria integrados. Implementa la corrección de datos de dispositivo doble (DDDC), que ayuda a corregir errores de memoria. Tukwila también implementa Intel QuickPath Interconnect (QPI) para reemplazar la arquitectura basada en bus Itanium. Tiene un ancho de banda máximo entre procesadores de 96 GB / sy un ancho de banda máximo de memoria de 34 GB / s. Con QuickPath, el procesador tiene controladores de memoria integrados e interconecta la memoria directamente, utilizando interfaces QPI para conectarse directamente a otros procesadores y concentradores de E / S. QuickPath también se utiliza en procesadores Intel que utilizan la microarquitectura Nehalem , por lo que es probable que Tukwila y Nehalem puedan utilizar los mismos conjuntos de chips. [20] Tukwila incorpora cuatro controladores de memoria, cada uno de los cuales admite múltiples DIMM DDR3 a través de un controlador de memoria separado, [21] muy parecido al procesador Xeon basado en Nehalem, cuyo nombre en código es Beckton . [22]
Itanium 9500 (Poulson): 2012
El procesador de la serie Itanium 9500, cuyo nombre en código es Poulson , es el siguiente procesador de Tukwila, cuenta con ocho núcleos, tiene una arquitectura de 12 problemas, mejoras de subprocesos múltiples y nuevas instrucciones para aprovechar el paralelismo, especialmente en la virtualización. [20] [23] [24] El tamaño de la caché de Poulson L3 es de 32 MB. El tamaño de la caché L2 es de 6 MB, 512 I KB , 256 D KB por núcleo. [25] El tamaño de la matriz es de 544 mm², menor que su predecesor Tukwila (698,75 mm²). [26] [27]
En la ISSCC 2011, Intel presentó un documento titulado "Un procesador Itanium de 32 nm y 3,1 mil millones de transistores de 12 problemas amplios para servidores de misión crítica". [25] [28] Dado el historial de Intel de revelar detalles sobre microprocesadores Itanium en ISSCC, este artículo probablemente se refiere a Poulson. El analista David Kanter especula que Poulson utilizará una nueva microarquitectura, con una forma más avanzada de subprocesos múltiples que utiliza hasta dos subprocesos, para mejorar el rendimiento de cargas de trabajo de subprocesos únicos y múltiples. [29] Alguna información nueva fue lanzada en la conferencia Hotchips . [30] [31] La nueva información presenta mejoras en subprocesos múltiples, mejoras de resiliencia (Reproducción de instrucciones RAS) y pocas instrucciones nuevas (prioridad de subprocesos, instrucción de enteros, captación previa de caché, sugerencias de acceso a datos).
Itanium 9700 (Kittson): 2017
El Kittson es el mismo que el 9500 Poulson, pero con una frecuencia ligeramente superior. [32]
Fin de vida: 2021
En enero de 2019, Intel anunció que Kittson se suspendería, con una última fecha de pedido de enero de 2020 y una última fecha de envío de julio de 2021. [32] [33]
No hay un sucesor planificado.
Arquitectura
Intel ha documentado ampliamente el conjunto de instrucciones de Itanium [34] y la prensa técnica ha proporcionado descripciones generales. [4] [7] La arquitectura ha sido renombrada varias veces durante su historia. HP lo llamó originalmente PA-WideWord . Intel más tarde lo llamó IA-64 , luego Itanium Processor Architecture (IPA), [35] antes de decidirse por Intel Itanium Architecture , pero todavía se conoce ampliamente como IA-64 .
Es una arquitectura explícitamente paralela rica en registros de 64 bits. La palabra de datos base es de 64 bits, direccionable por bytes. El espacio de direcciones lógicas es de 2 64 bytes. La arquitectura implementa predicación , especulación y predicción de ramas . Utiliza ventanas de registro de tamaño variable para pasar parámetros. El mismo mecanismo también se utiliza para permitir la ejecución paralela de bucles. La especulación, la predicción, la predicación y el cambio de nombre están bajo el control del compilador: cada palabra de instrucción incluye bits adicionales para esto. Este enfoque es la característica distintiva de la arquitectura.
La arquitectura implementa una gran cantidad de registros: [36] [37] [38]
- 128 registros enteros generales , que son de 64 bits más un bit de captura ("NaT", que significa "nada") utilizados para la ejecución especulativa . 32 de estos son estáticos, los otros 96 se apilan utilizando ventanas de registro de tamaño variable o rotan para bucles canalizados. siempre lee 0.
gr0
- 128 registros de coma flotante . Los registros de coma flotante tienen una longitud de 82 bits para preservar la precisión de los resultados intermedios. En lugar de un bit de trampa "NaT" dedicado como los registros de números enteros, los registros de punto flotante tienen un valor de trampa llamado "NaTVal" ("No es un valor de cosa"), similar a (pero distinto de) NaN . Estos también tienen 32 registros estáticos y 96 registros rotativos o en ventanas. siempre lee +0.0 y siempre lee +1.0.
fr0
fr1
- 64 registros de predicado de un bit. Estos también tienen 32 registros estáticos y 96 registros rotativos o en ventanas. siempre lee 1 (verdadero).
pr0
- 8 registros de rama, para las direcciones de saltos indirectos. se establece en la dirección de retorno cuando se llama a una función con .
br0
br.call
- 128 registros de propósito especial (o "aplicación"), que son en su mayoría de interés para el kernel y no para aplicaciones ordinarias. Por ejemplo, un registro llamado
bsp
apunta a la segunda pila, que es donde el hardware derramará automáticamente los registros cuando la ventana de registro se cierre.
Cada palabra de instrucción de 128 bits se denomina paquete y contiene tres ranuras, cada una con una instrucción de 41 bits , más una plantilla de 5 bits que indica qué tipo de instrucción hay en cada ranura. Esos tipos son unidad M (instrucciones de memoria), unidad I (ALU entero, entero no ALU o instrucciones extendidas inmediatas largas), unidad F (instrucciones de punto flotante) o unidad B (rama o rama larga extendida instrucciones). La plantilla también codifica paradas que indican que existe una dependencia de datos entre los datos antes y después de la parada. Todas las instrucciones entre un par de paradas constituyen un grupo de instrucciones , independientemente de su agrupación, y deben estar libres de muchos tipos de dependencias de datos; este conocimiento permite al procesador ejecutar instrucciones en paralelo sin tener que realizar su propio y complicado análisis de datos, ya que ese análisis ya estaba hecho cuando se escribieron las instrucciones.
Dentro de cada ranura, se predican todas las instrucciones, excepto unas pocas, que especifican un registro de predicado, cuyo valor (verdadero o falso) determinará si se ejecuta la instrucción. Se basan las instrucciones predefinidas que siempre deben ejecutarse , lo que siempre se lee como verdadero.pr0
El formato de instrucción y lenguaje ensamblador IA-64 fue diseñado deliberadamente para ser escrito principalmente por compiladores, no por humanos. Las instrucciones deben agruparse en paquetes de tres, asegurándose de que las tres instrucciones coincidan con una plantilla permitida. Las instrucciones deben emitir paradas entre ciertos tipos de dependencias de datos, y las paradas también solo se pueden usar en lugares limitados de acuerdo con las plantillas permitidas.
Ejecución de instrucciones
El mecanismo de recuperación puede leer hasta dos paquetes por reloj desde la caché L1 en la canalización. Cuando el compilador puede aprovechar al máximo esto, el procesador puede ejecutar seis instrucciones por ciclo de reloj. El procesador tiene treinta unidades de ejecución funcional en once grupos. Cada unidad puede ejecutar un subconjunto particular del conjunto de instrucciones , y cada unidad se ejecuta a una velocidad de una instrucción por ciclo, a menos que la ejecución se detenga a la espera de datos. Si bien no todas las unidades de un grupo ejecutan subconjuntos idénticos del conjunto de instrucciones, las instrucciones comunes se pueden ejecutar en varias unidades.
Los grupos de unidades de ejecución incluyen:
- Seis ALU de uso general, dos unidades enteras, una unidad de turno
- Cuatro unidades de caché de datos
- Seis unidades multimedia, dos unidades de cambio en paralelo, una multiplicación paralela, un recuento de población
- Dos unidades de multiplicación y acumulación de coma flotante de 82 bits , dos unidades de multiplicación y acumulación de coma flotante SIMD (dos operaciones de 32 bits cada una) [39]
- Tres unidades de rama
Idealmente, el compilador a menudo puede agrupar instrucciones en conjuntos de seis que se pueden ejecutar al mismo tiempo. Dado que las unidades de coma flotante implementan una operación de multiplicar-acumular , una sola instrucción de coma flotante puede realizar el trabajo de dos instrucciones cuando la aplicación requiere una multiplicación seguida de una suma: esto es muy común en el procesamiento científico. Cuando ocurre, el procesador puede ejecutar cuatro FLOP por ciclo. Por ejemplo, el Itanium de 800 MHz tenía una clasificación teórica de 3,2 G FLOPS y el Itanium 2 más rápido, a 1,67 GHz, tenía una clasificación de 6,67 GFLOPS.
En la práctica, el procesador a menudo puede estar infrautilizado, con no todas las ranuras llenas de instrucciones útiles debido, por ejemplo, a dependencias de datos o limitaciones en las plantillas de paquetes disponibles. El código más denso posible requiere 42,6 bits por instrucción, en comparación con los 32 bits por instrucción de los procesadores RISC tradicionales de la época, y las no operaciones debido a las ranuras desperdiciadas reducen aún más la densidad del código. Las instrucciones adicionales para cargas especulativas y sugerencias para ramas y caché son difíciles de generar de manera óptima, incluso con compiladores modernos.
Arquitectura de memoria
De 2002 a 2006, los procesadores Itanium 2 compartieron una jerarquía de caché común. Tenían 16 KB de caché de instrucciones de Nivel 1 y 16 KB de caché de datos de Nivel 1. La caché L2 se unificó (tanto de instrucciones como de datos) y es de 256 KB. La caché de nivel 3 también se unificó y varió en tamaño de 1,5 MB a 24 MB. La caché L2 de 256 KB contiene suficiente lógica para manejar operaciones de semáforo sin perturbar la unidad lógica aritmética principal (ALU).
La memoria principal se accede a través de un bus a un fuera de chip chipset . Al principio, el autobús Itanium 2 se llamaba autobús McKinley, pero ahora se lo conoce como autobús Itanium. La velocidad del bus ha aumentado de manera constante con los nuevos lanzamientos de procesadores. El bus transfiere 2 × 128 bits por ciclo de reloj, por lo que el bus McKinley de 200 MHz transfirió 6.4 GB / s, y el bus Montecito de 533 MHz transfiere 17.056 GB / s [40]
Cambios arquitectónicos
Los procesadores Itanium lanzados antes de 2006 tenían soporte de hardware para la arquitectura IA-32 para permitir la compatibilidad con aplicaciones de servidor heredadas, pero el rendimiento del código IA-32 era mucho peor que el del código nativo y también peor que el rendimiento de los procesadores x86 contemporáneos. En 2005, Intel desarrolló IA-32 Execution Layer (IA-32 EL), un emulador de software que proporciona un mejor rendimiento. Con Montecito, Intel eliminó el soporte de hardware para el código IA-32.
En 2006, con el lanzamiento de Montecito , Intel realizó una serie de mejoras en la arquitectura básica del procesador, que incluyen: [41]
- Subprocesos múltiples de hardware: cada núcleo del procesador mantiene el contexto para dos subprocesos de ejecución. Cuando un hilo se detiene durante el acceso a la memoria, el otro hilo se puede ejecutar. Intel llama a esto "multiproceso grueso" para distinguirlo de la " tecnología de hiperprocesamiento " que Intel integró en algunos microprocesadores x86 y x86-64 .
- Soporte de hardware para la virtualización : Intel agregó la tecnología de virtualización Intel (Intel VT-i), que proporciona asistencia de hardware para las funciones de virtualización principales. La virtualización permite que un " hipervisor " de software ejecute varias instancias del sistema operativo en el procesador al mismo tiempo.
- Mejoras en la caché: Montecito agregó una caché L2 dividida, que incluía una caché L2 dedicada de 1 MB para obtener instrucciones. La caché L2 original de 256 KB se convirtió en una caché de datos dedicada. Montecito también incluyó hasta 12 MB de caché L3 en la matriz.
Ver Chipsets ... Otros mercados .
Ver también
- Lista de microprocesadores Intel Itanium
Referencias
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enlaces externos
- Página de inicio de Intel Itanium
- Página de inicio de los servidores de integridad de Hewlett Packard Enterprise
- Especificaciones de Intel Itanium
- Alguna información de microarquitectura Itanium 2 indocumentada en Wayback Machine (archivado 2007-02-23)
- Tutorial IA-64, que incluye ejemplos de código
- Itanium Docs en HP