Bucle de fase bloqueada

Un bucle de bloqueo de fase o bucle de bloqueo de fase ( PLL ) es un sistema de control que genera una señal de salida cuya fase está relacionada con la fase de una señal de entrada. Hay varios tipos diferentes; el más simple es un circuito electrónico que consta de un oscilador de frecuencia variable y un detector de fase en un circuito de retroalimentación . El oscilador genera una señal periódica y el detector de fase compara la fase de esa señal con la fase de la señal periódica de entrada, ajustando el oscilador para mantener las fases emparejadas.

El bucle de bloqueo de fase analógica más simple

Mantener la fase de entrada y salida en el paso de bloqueo también implica mantener las mismas frecuencias de entrada y salida. En consecuencia, además de sincronizar señales, un bucle de fase bloqueada puede rastrear una frecuencia de entrada o puede generar una frecuencia que sea un múltiplo de la frecuencia de entrada. Estas propiedades se utilizan para la sincronización, demodulación y síntesis de frecuencia del reloj de la computadora .

Los bucles de bloqueo de fase se emplean ampliamente en radio , telecomunicaciones , computadoras y otras aplicaciones electrónicas. Se pueden utilizar para demodular una señal, recuperar una señal de un canal de comunicación ruidoso, generar una frecuencia estable en múltiplos de una frecuencia de entrada ( síntesis de frecuencia ) o distribuir pulsos de reloj cronometrados con precisión en circuitos lógicos digitales como microprocesadores . Dado que un solo circuito integrado puede proporcionar un bloque de construcción de bucle de bloqueo de fase completo, la técnica se usa ampliamente en dispositivos electrónicos modernos, con frecuencias de salida desde una fracción de hercio hasta muchos gigahercios.

Analogías practicas

Analogía de la carrera de automóviles

Como analogía de un PLL, considere una carrera entre dos autos. Uno representa la frecuencia de entrada, el otro la frecuencia del oscilador controlado por voltaje (VCO) de salida del PLL . Cada vuelta corresponde a un ciclo completo. El número de vueltas por hora (una velocidad) corresponde a la frecuencia. La separación de los coches (una distancia) corresponde a la diferencia de fase entre las dos señales oscilantes.

Durante la mayor parte de la carrera, cada coche está solo y es libre de rebasar al otro y dar la vuelta al otro. Esto es análogo al PLL en un estado desbloqueado.

Sin embargo, si hay un accidente, se levanta una bandera amarilla de precaución . Esto significa que a ninguno de los autos de carrera se le permite adelantar y rebasar al otro auto. Los dos autos de carrera representan la frecuencia de entrada y salida del PLL en un estado bloqueado. Cada piloto medirá la diferencia de fase (una fracción de la distancia alrededor de la vuelta) entre ellos y el otro auto de carrera. Si el conductor trasero está demasiado lejos, aumentará su velocidad para cerrar la brecha. Si están demasiado cerca del otro automóvil, el conductor reducirá la velocidad. El resultado es que ambos coches de carreras darán vueltas por la pista al mismo tiempo con una diferencia de fase fija (o distancia constante) entre ellos. Dado que ninguno de los coches puede dar una vuelta al otro, los coches dan la misma cantidad de vueltas en un período de tiempo determinado. Por tanto, la frecuencia de las dos señales es la misma.

Analogía del reloj

La fase puede ser proporcional al tiempo, ^[a] por lo que una diferencia de fase puede ser una diferencia de tiempo. Los relojes están, con diversos grados de precisión, bloqueados en fase (bloqueados en el tiempo) a un reloj líder.

Si se deja solo, cada reloj marcará el tiempo a ritmos ligeramente diferentes. Un reloj de pared, por ejemplo, puede ser más rápido unos segundos por hora en comparación con el reloj de referencia del NIST . Con el tiempo, esa diferencia horaria se volvería sustancial.

Para mantener el reloj de pared sincronizado con el reloj de referencia, cada semana el propietario compara la hora de su reloj de pared con un reloj más preciso (una comparación de fase) y reinicia su reloj. Si se deja solo, el reloj de pared continuará divergiendo del reloj de referencia al mismo ritmo de unos pocos segundos por hora.

Algunos relojes tienen un ajuste de tiempo (un control rápido-lento). Cuando el propietario comparó la hora de su reloj de pared con la hora de referencia, notaron que su reloj era demasiado rápido. En consecuencia, el propietario podría girar el ajuste de tiempo un poco para que el reloj funcione un poco más lento (frecuencia). Si las cosas salen bien, su reloj será más preciso que antes. Durante una serie de ajustes semanales, la noción de segundo del reloj de pared estaría de acuerdo con el tiempo de referencia (bloqueado tanto en frecuencia como en fase dentro de la estabilidad del reloj de pared).

Una primera versión electromecánica de un bucle de bloqueo de fase se utilizó en 1921 en el reloj Shortt-Synchronome .

Historia

El físico holandés Christiaan Huygens observó la sincronización espontánea de relojes de péndulo débilmente acoplados ya en 1673. ^[1] Hacia fines del siglo XIX, Lord Rayleigh observó la sincronización de tubos de órgano y diapasones débilmente acoplados. ^[2] En 1919, WH Eccles y JH Vincent descubrieron que dos osciladores electrónicos que habían sido sintonizados para oscilar a frecuencias ligeramente diferentes, pero que estaban acoplados a un circuito resonante, pronto oscilarían a la misma frecuencia. ^[3] La sincronización automática de osciladores electrónicos fue descrita en 1923 por Edward Victor Appleton . ^[4]

En 1925, el profesor David Robertson, primer profesor de ingeniería eléctrica en la Universidad de Bristol , introdujo el bloqueo de fase en el diseño de su reloj para controlar el toque de la campana Great George en el nuevo Wills Memorial Building. El reloj de Robertson incorporó un dispositivo electromecánico que podía variar la velocidad de oscilación del péndulo y señales de corrección derivadas de un circuito que comparaba la fase del péndulo con la de un pulso telegráfico entrante del Observatorio de Greenwich cada mañana a las 10.00 GMT. Además de incluir equivalentes de cada elemento de un PLL electrónico moderno, el sistema de Robertson fue notable porque su detector de fase era una implementación lógica de relé del detector de fase / frecuencia que no se veía en los circuitos electrónicos hasta la década de 1970. El trabajo de Robertson es anterior a la investigación hacia lo que más tarde fue nombrado el bucle de enganche de fase en 1932, cuando los investigadores británicos desarrollaron una alternativa a Edwin Armstrong 's receptor superheterodino , la homodinas o receptor de conversión directa . En el sistema homodino o sincrodino, se sintonizó un oscilador local a la frecuencia de entrada deseada y se multiplicó por la señal de entrada. La señal de salida resultante incluía la información de modulación original. La intención era desarrollar un circuito receptor alternativo que requiriera menos circuitos sintonizados que el receptor superheterodino. Dado que el oscilador local cambiaría rápidamente de frecuencia, se aplicó una señal de corrección automática al oscilador, manteniéndolo en la misma fase y frecuencia de la señal deseada. La técnica fue descrita en 1932, en un artículo de Henri de Bellescize, en la revista francesa L'Onde Électrique . ^{[5] [6] [7]}

En los receptores de televisión analógica desde al menos finales de la década de 1930, los circuitos de barrido horizontal y vertical de bucle bloqueado en fase están bloqueados a pulsos de sincronización en la señal de transmisión. ^[8]

EN Semiconductor HC4046A

Cuando Signetics introdujo una línea de circuitos integrados monolíticos como el NE565 que eran sistemas completos de bucle de bloqueo de fase en un chip en 1969, ^{[9] las} aplicaciones de la técnica se multiplicaron. Unos años más tarde, RCA introdujo el circuito cerrado de fase de micropotencia CMOS " CD4046 " , que se convirtió en un circuito integrado popular.

Estructura y función

Los mecanismos de bucle de bloqueo de fase se pueden implementar como circuitos analógicos o digitales. Ambas implementaciones utilizan la misma estructura básica. Los circuitos PLL analógicos incluyen cuatro elementos básicos:

• Detector de fase ,
• Filtro de paso bajo ,
• Oscilador controlado por voltaje , y
• ruta de retroalimentación (que puede incluir un divisor de frecuencia ).

Variaciones

Hay varias variaciones de PLL. Algunos términos que se utilizan son bucle de bloqueo de fase analógico (APLL), también denominado bucle de bloqueo de fase lineal (LPLL), bucle de bloqueo de fase digital (DPLL), bucle de bloqueo de fase digital (ADPLL) y fase de software. bucle bloqueado (SPLL). ^[10]

PLL analógico o lineal (APLL)

El detector de fase es un multiplicador analógico. El filtro de bucle es activo o pasivo. Utiliza un oscilador controlado por voltaje (VCO). Se dice que APLL es un tipo II si su filtro de bucle tiene una función de transferencia con exactamente un polo en el origen (ver también la conjetura de Egan sobre el rango de arrastre del APLL tipo II ).

PLL digital (DPLL)

Un PLL analógico con un detector de fase digital (como XOR, JK de disparo por flanco, detector de frecuencia de fase). Puede tener divisor digital en el bucle.

Todo PLL digital (ADPLL)

El detector de fase, el filtro y el oscilador son digitales. Utiliza un oscilador controlado numéricamente (NCO).

Software PLL (SPLL)

Los bloques funcionales se implementan mediante software en lugar de hardware especializado.

Bomba de carga PLL (CP-PLL)

CP-PLL es una modificación de bucles de fase bloqueada con detector de frecuencia de fase y señales de forma de onda cuadrada. Véase también la conjetura de Gardner sobre CP-PLL .

Parámetros de desempeño

• Tipo y orden.
• Rangos de frecuencia : rango de retención (rango de seguimiento), rango de arrastre (rango de captura, rango de adquisición), rango de bloqueo. ^[11] Véase también el problema de Gardner sobre el rango de bloqueo , la conjetura de Egan sobre el rango de arrastre del APLL tipo II .
• Ancho de banda del lazo: Definición de la velocidad del lazo de control.
• Respuesta transitoria: como sobreimpulso y tiempo de estabilización con cierta precisión (como 50 ppm).
• Errores de estado estacionario: como fase restante o error de temporización.
• Pureza del espectro de salida: como las bandas laterales generadas a partir de una cierta ondulación de voltaje de sintonización de VCO.
• Ruido de fase: definido por la energía de ruido en una determinada banda de frecuencia (como un desplazamiento de 10 kHz de la portadora). Muy dependiente del ruido de fase VCO, ancho de banda PLL, etc.
• Parámetros generales: tales como consumo de energía, rango de voltaje de suministro, amplitud de salida, etc.

Aplicaciones

Los bucles de bloqueo de fase se utilizan ampliamente con fines de sincronización ; en comunicaciones espaciales para demodulación coherente y extensión de umbral , sincronización de bits y sincronización de símbolos. Los bucles de bloqueo de fase también se pueden utilizar para demodular señales moduladas en frecuencia . En los transmisores de radio, un PLL se utiliza para sintetizar nuevas frecuencias que son un múltiplo de una frecuencia de referencia, con la misma estabilidad que la frecuencia de referencia.

Otras aplicaciones incluyen

• Demodulación de la modulación de frecuencia (FM): si PLL está bloqueado en una señal de FM, el VCO rastrea la frecuencia instantánea de la señal de entrada. El voltaje de error filtrado que controla el VCO y mantiene el bloqueo con la señal de entrada es la salida de FM demodulada. Las características de transferencia de VCO determinan la linealidad de la salida demodulada. Dado que el VCO utilizado en un PLL de circuito integrado es altamente lineal, es posible realizar demoduladores de FM altamente lineales.
• Demodulación de la manipulación por desplazamiento de frecuencia (FSK): en la comunicación de datos digitales y los periféricos informáticos, los datos binarios se transmiten por medio de una frecuencia portadora que se desplaza entre dos frecuencias preestablecidas.
• Recuperación de pequeñas señales que de otro modo se perderían en el ruido ( amplificador de bloqueo para rastrear la frecuencia de referencia)
• Recuperación de la información de sincronización del reloj de un flujo de datos, como desde una unidad de disco
• Multiplicadores de reloj en microprocesadores que permiten que los elementos internos del procesador funcionen más rápido que las conexiones externas, al tiempo que mantienen relaciones de sincronización precisas
• Demodulación de módems y otras señales de tono para telecomunicaciones y control remoto .
• DSP de señales de video ; Los bucles de bloqueo de fase también se utilizan para sincronizar la fase y la frecuencia con la señal de vídeo analógica de entrada para que pueda muestrearse y procesarse digitalmente.
• Microscopía de fuerza atómica en modo de modulación de frecuencia , para detectar cambios en la frecuencia de resonancia en voladizo debido a interacciones entre la punta y la superficie
• Motor de corriente continua unidad

Recuperación del reloj

Algunos flujos de datos, especialmente los flujos de datos en serie de alta velocidad (como el flujo de datos sin procesar del cabezal magnético de una unidad de disco), se envían sin un reloj que los acompañe. El receptor genera un reloj a partir de una referencia de frecuencia aproximada y luego se alinea en fase con las transiciones en el flujo de datos con un PLL. Este proceso se conoce como recuperación de reloj . Para que este esquema funcione, el flujo de datos debe tener una transición con la frecuencia suficiente para corregir cualquier desviación en el oscilador del PLL. Normalmente, se utiliza algún tipo de código de línea , como la codificación 8b / 10b , para establecer un límite superior estricto en el tiempo máximo entre transiciones.

Enderezar

Si se envía un reloj en paralelo con los datos, ese reloj se puede utilizar para muestrear los datos. Debido a que el reloj debe recibirse y amplificarse antes de que pueda activar los flip-flops que muestrean los datos, habrá un retardo finito y dependiente del proceso, la temperatura y el voltaje entre el borde del reloj detectado y la ventana de datos recibidos. Este retraso limita la frecuencia a la que se pueden enviar los datos. Una forma de eliminar este retardo es incluir un PLL enderezado en el lado de recepción, de modo que el reloj en cada flip-flop de datos esté adaptado en fase al reloj recibido. En ese tipo de aplicación, con frecuencia se usa una forma especial de PLL llamada bucle de bloqueo por retraso (DLL). ^[12]

Generación de reloj

Muchos sistemas electrónicos incluyen procesadores de varios tipos que operan a cientos de megahercios. Por lo general, los relojes suministrados a estos procesadores provienen de los PLL del generador de reloj, que multiplican un reloj de referencia de frecuencia más baja (generalmente 50 o 100 MHz) hasta la frecuencia de funcionamiento del procesador. El factor de multiplicación puede ser bastante grande en los casos en que la frecuencia de funcionamiento es de varios gigahercios y el cristal de referencia es solo decenas o cientos de megahercios.

Espectro ensanchado

Todos los sistemas electrónicos emiten alguna energía de radiofrecuencia no deseada. Varias agencias reguladoras (como la FCC en los Estados Unidos) ponen límites a la energía emitida y cualquier interferencia causada por ella. El ruido emitido generalmente aparece en picos espectrales agudos (generalmente en la frecuencia de operación del dispositivo y algunos armónicos). Un diseñador de sistemas puede utilizar un PLL de espectro ensanchado para reducir la interferencia con los receptores de alta Q distribuyendo la energía en una porción más grande del espectro. Por ejemplo, al cambiar la frecuencia de operación hacia arriba y hacia abajo en una pequeña cantidad (alrededor del 1%), un dispositivo que funciona a cientos de megahercios puede distribuir su interferencia de manera uniforme en unos pocos megahercios de espectro, lo que reduce drásticamente la cantidad de ruido que se ve en la transmisión. Canales de radio FM , que tienen un ancho de banda de varias decenas de kilohercios.

Distribución de reloj

Por lo general, el reloj de referencia ingresa al chip e impulsa un bucle de bloqueo de fase ( PLL ), que luego impulsa la distribución del reloj del sistema. La distribución del reloj suele estar equilibrada para que el reloj llegue a todos los puntos finales simultáneamente. Uno de esos puntos finales es la entrada de retroalimentación del PLL. La función del PLL es comparar el reloj distribuido con el reloj de referencia entrante y variar la fase y frecuencia de su salida hasta que los relojes de referencia y retroalimentación coincidan en fase y frecuencia.

Los PLL son ubicuos: sintonizan relojes en sistemas de varios pies de ancho, así como relojes en pequeñas porciones de chips individuales. A veces, el reloj de referencia puede no ser en realidad un reloj puro, sino más bien un flujo de datos con suficientes transiciones para que el PLL pueda recuperar un reloj regular de ese flujo. A veces, el reloj de referencia tiene la misma frecuencia que el reloj impulsado a través de la distribución del reloj, otras veces el reloj distribuido puede ser un múltiplo racional de la referencia.

Detección de AM

Se puede utilizar un PLL para demodular sincrónicamente señales de amplitud modulada (AM). El PLL recupera la fase y la frecuencia de la portadora de la señal AM entrante. La fase recuperada en el VCO difiere de la portadora en 90 °, por lo que se cambia de fase para coincidir y luego se alimenta a un multiplicador. La salida del multiplicador contiene las señales de frecuencia de suma y diferencia, y la salida demodulada se obtiene mediante filtrado de paso bajo. Dado que el PLL responde solo a las frecuencias portadoras que están muy cerca de la salida del VCO, un detector PLL AM exhibe un alto grado de selectividad e inmunidad al ruido que no es posible con los demoduladores AM de tipo pico convencionales. Sin embargo, el bucle puede perder el bloqueo cuando las señales AM tienen una profundidad de modulación del 100%. ^[13]

Reducción de jitter y ruido

Una propiedad deseable de todos los PLL es que los bordes del reloj de retroalimentación y referencia se alinean muy estrechamente. La diferencia promedio en el tiempo entre las fases de las dos señales cuando el PLL ha logrado el bloqueo se denomina desplazamiento de fase estática (también llamado error de fase de estado estable ). La variación entre estas fases se denomina jitter de seguimiento . Idealmente, el desplazamiento de fase estática debería ser cero y la fluctuación de fase de seguimiento debería ser lo más baja posible. ^{[ dudoso - discutir ]}

El ruido de fase es otro tipo de fluctuación que se observa en los PLL y es causado por el propio oscilador y por elementos utilizados en el circuito de control de frecuencia del oscilador. Se sabe que algunas tecnologías funcionan mejor que otras a este respecto. Los mejores PLL digitales se construyen con elementos de lógica acoplada a emisor ( ECL ), a expensas de un alto consumo de energía. Para mantener el ruido de fase bajo en los circuitos PLL, es mejor evitar saturar familias lógicas como la lógica transistor-transistor ( TTL ) o CMOS . ^[14]

Otra propiedad deseable de todos los PLL es que la fase y la frecuencia del reloj generado no se ven afectadas por cambios rápidos en los voltajes de las líneas de suministro de energía y tierra, así como el voltaje del sustrato en el que se fabrican los circuitos PLL. Esto se denomina rechazo de ruido de sustrato y suministro . Cuanto mayor sea el rechazo de ruido, mejor.

Para mejorar aún más el ruido de fase de la salida, se puede emplear un oscilador bloqueado por inyección siguiendo el VCO en el PLL.

Síntesis de frecuencia

En los sistemas de comunicación inalámbrica digital (GSM, CDMA, etc.), los PLL se utilizan para proporcionar la conversión ascendente del oscilador local durante la transmisión y la conversión descendente durante la recepción. En la mayoría de los teléfonos celulares, esta función se ha integrado en gran medida en un solo circuito integrado para reducir el costo y el tamaño del teléfono. Sin embargo, debido al alto rendimiento requerido de los terminales de la estación base, los circuitos de transmisión y recepción se construyen con componentes discretos para lograr los niveles de rendimiento requeridos. Los módulos de oscilador local GSM generalmente se construyen con un circuito integrado de sintetizador de frecuencia y VCO de resonador discreto. ^{[ cita requerida ]}

Diagrama de bloques

Diagrama de bloques de un bucle con bloqueo de fase

Un detector de fase compara dos señales de entrada y produce una señal de error que es proporcional a su diferencia de fase. Luego, la señal de error se filtra en paso bajo y se utiliza para impulsar un VCO que crea una fase de salida. La salida se alimenta a través de un divisor opcional de regreso a la entrada del sistema, produciendo un circuito de retroalimentación negativa . Si la fase de salida se desplaza, la señal de error aumentará, impulsando la fase VCO en la dirección opuesta para reducir el error. Por lo tanto, la fase de salida está bloqueada con la fase de la otra entrada. Esta entrada se llama referencia. ^{[ cita requerida ]}

Los lazos de bloqueo de fase analógica generalmente se construyen con un detector de fase analógica, filtro de paso bajo y VCO colocado en una configuración de retroalimentación negativa . Un bucle de bloqueo de fase digital utiliza un detector de fase digital; también puede tener un divisor en la ruta de retroalimentación o en la ruta de referencia, o ambos, para hacer que la frecuencia de la señal de salida del PLL sea un múltiplo racional de la frecuencia de referencia. También se puede crear un múltiplo no entero de la frecuencia de referencia reemplazando el contador simple de división por N en la ruta de retroalimentación con un contador de deglución de pulsos programable . Esta técnica generalmente se denomina sintetizador de N fraccional o PLL de N fraccional. ^{[ dudoso - discutir ]}

El oscilador genera una señal de salida periódica. Suponga que inicialmente el oscilador tiene casi la misma frecuencia que la señal de referencia. Si la fase del oscilador cae por detrás de la de la referencia, el detector de fase cambia el voltaje de control del oscilador para que se acelere. Asimismo, si la fase se adelanta a la referencia, el detector de fase cambia el voltaje de control para ralentizar el oscilador. Dado que inicialmente el oscilador puede estar lejos de la frecuencia de referencia, los detectores de fase prácticos también pueden responder a las diferencias de frecuencia, para aumentar el rango de bloqueo de las entradas permitidas. Dependiendo de la aplicación, la salida del oscilador controlado o la señal de control al oscilador proporciona la salida útil del sistema PLL. ^{[ cita requerida ]}

Elementos

Detector de fase

Un detector de fase (PD) genera un voltaje, que representa la diferencia de fase entre dos señales. En un PLL, las dos entradas del detector de fase son la entrada de referencia y la retroalimentación del VCO. El voltaje de salida PD se usa para controlar el VCO de manera que la diferencia de fase entre las dos entradas se mantenga constante, lo que lo convierte en un sistema de retroalimentación negativa. ^[15]

Los diferentes tipos de detectores de fase tienen diferentes características de rendimiento.

Por ejemplo, el mezclador de frecuencia produce armónicos que agregan complejidad en aplicaciones donde la pureza espectral de la señal VCO es importante. Las bandas laterales no deseadas (falsas) resultantes, también llamadas " derivaciones de referencia " pueden dominar los requisitos del filtro y reducir el rango de captura muy por debajo o aumentar el tiempo de bloqueo más allá de los requisitos. En estas aplicaciones se utilizan los detectores de fase digitales más complejos que no tienen un componente de derivación de referencia tan severo en su salida. Además, cuando está bloqueado, la diferencia de fase de estado estable en las entradas que utilizan este tipo de detector de fase es cercana a los 90 grados. ^{[ cita requerida ]}

En las aplicaciones PLL, con frecuencia se requiere saber cuándo el bucle está fuera de bloqueo. Los detectores digitales de frecuencia de fase más complejos generalmente tienen una salida que permite una indicación confiable de una condición fuera de bloqueo.

Una puerta XOR se usa a menudo para PLL digitales como un detector de fase efectivo pero simple. También se puede usar en un sentido analógico con solo una pequeña modificación en los circuitos.

Filtrar

El bloque comúnmente llamado filtro de bucle PLL (generalmente un filtro de paso bajo) generalmente tiene dos funciones distintas.

La función principal es determinar la dinámica del bucle, también llamada estabilidad . Así es como el lazo responde a las perturbaciones, como cambios en la frecuencia de referencia, cambios en el divisor de retroalimentación o al inicio. Las consideraciones comunes son el rango sobre el cual el lazo puede lograr el bloqueo (rango de entrada, rango de bloqueo o rango de captura), qué tan rápido el lazo logra el bloqueo (tiempo de bloqueo, tiempo de bloqueo o tiempo de asentamiento ) y comportamiento de amortiguación . Dependiendo de la aplicación, esto puede requerir uno o más de los siguientes: una proporción simple (ganancia o atenuación), un integral (filtro de paso bajo) y / o derivado ( filtro de paso alto ). Los parámetros de bucle que se examinan comúnmente para esto son el margen de ganancia y el margen de fase del bucle . Para diseñar esta función se utilizan conceptos comunes en la teoría de control, incluido el controlador PID .

La segunda consideración común es limitar la cantidad de energía de frecuencia de referencia (ondulación) que aparece en la salida del detector de fase y que luego se aplica a la entrada de control del VCO. Esta frecuencia modula el VCO y produce bandas laterales de FM comúnmente llamadas "derivaciones de referencia".

El diseño de este bloque puede estar dominado por cualquiera de estas consideraciones, o puede ser un proceso complejo que hace malabarismos con las interacciones de los dos. Las compensaciones típicas son que aumentar el ancho de banda generalmente degrada la estabilidad o demasiada amortiguación para una mejor estabilidad reducirá la velocidad y aumentará el tiempo de asentamiento. A menudo también se ve afectado el ruido de fase.

Oscilador

Todos los lazos con bloqueo de fase emplean un elemento oscilador con capacidad de frecuencia variable. Este puede ser un VCO analógico impulsado por circuitos analógicos en el caso de un APLL o controlado digitalmente mediante el uso de un convertidor de digital a analógico, como es el caso de algunos diseños DPLL. Los osciladores digitales puros, como un oscilador controlado numéricamente, se utilizan en ADPLL. ^{[ cita requerida ]}

Ruta de comentarios y divisor opcional

Un divisor digital de ejemplo (por 4) para usar en la ruta de retroalimentación de un PLL multiplicador

Los PLL pueden incluir un divisor entre el oscilador y la entrada de retroalimentación al detector de fase para producir un sintetizador de frecuencia . Un divisor programable es particularmente útil en aplicaciones de transmisores de radio, ya que se puede producir una gran cantidad de frecuencias de transmisión a partir de un solo oscilador de referencia controlado por cristal de cuarzo , estable, preciso pero costoso .

Algunos PLL también incluyen un divisor entre el reloj de referencia y la entrada de referencia al detector de fase. Si el divisor en la ruta de retroalimentación se divide por${\displaystyle N}$ y el divisor de entrada de referencia se divide por ${\displaystyle M}$, permite que el PLL multiplique la frecuencia de referencia por ${\displaystyle N/M}$. Puede parecer más sencillo simplemente alimentar el PLL con una frecuencia más baja, pero en algunos casos la frecuencia de referencia puede verse limitada por otros problemas, y entonces el divisor de referencia es útil.

La multiplicación de frecuencia también se puede lograr bloqueando la salida del VCO en el armónico N- ésimo de la señal de referencia. En lugar de un detector de fase simple, el diseño utiliza un mezclador armónico (mezclador de muestreo). El mezclador de armónicos convierte la señal de referencia en un tren de impulsos rico en armónicos. ^[b] La salida del VCO está ajustada de forma aproximada para estar cerca de uno de esos armónicos. En consecuencia, la salida del mezclador de armónicos deseada (que representa la diferencia entre el armónico N y la salida del VCO) cae dentro de la banda de paso del filtro de bucle.

También debe tenerse en cuenta que la retroalimentación no se limita a un divisor de frecuencia. Este elemento puede ser otros elementos como un multiplicador de frecuencia o un mezclador. El multiplicador hará que la salida del VCO sea un submúltiplo (en lugar de un múltiplo) de la frecuencia de referencia. Un mezclador puede traducir la frecuencia VCO mediante un desplazamiento fijo. También puede ser una combinación de estos. Un ejemplo es un divisor que sigue a un mezclador; esto permite que el divisor funcione a una frecuencia mucho más baja que el VCO sin pérdida de ganancia de bucle.

Modelado

Modelo de dominio de tiempo de APLL

Las ecuaciones que gobiernan un bucle de fase bloqueada con un multiplicador analógico como detector de fase y filtro lineal se pueden derivar de la siguiente manera. Deje que la entrada al detector de fase sea${\displaystyle f_{1}(\theta _{1}(t))}$ y la salida del VCO es ${\displaystyle f_{2}(\theta _{2}(t))}$ con fases ${\displaystyle \theta _{1}(t)}$ y ${\displaystyle \theta _{2}(t)}$. Las funciones${\displaystyle f_{1}(\theta )}$ y ${\displaystyle f_{2}(\theta )}$describir formas de onda de señales. Entonces la salida del detector de fase${\displaystyle \varphi (t)}$ es dado por

${\displaystyle \varphi (t)=f_{1}(\theta _{1}(t))f_{2}(\theta _{2}(t))}$

La frecuencia VCO generalmente se toma en función de la entrada VCO ${\displaystyle g(t)}$ como

${\displaystyle {\dot {\theta }}_{2}(t)=\omega _{2}(t)=\omega _{\text{free}}+g_{v}g(t)\,}$

dónde ${\displaystyle g_{v}}$es la sensibilidad del VCO y se expresa en Hz / V;${\displaystyle \omega _{\text{free}}}$ es una frecuencia de funcionamiento libre de VCO.

El filtro de bucle se puede describir mediante un sistema de ecuaciones diferenciales lineales

${\displaystyle {\begin{array}{rcl}{\dot {x}}&=&Ax+b\varphi (t),\\g(t)&=&c^{*}x,\end{array}}\quad x(0)=x_{0},}$

dónde ${\displaystyle \varphi (t)}$ es una entrada del filtro, ${\displaystyle g(t)}$ es una salida del filtro, ${\displaystyle A}$ es ${\displaystyle n}$-por-${\displaystyle n}$ matriz, ${\displaystyle x\in \mathbb {C} ^{n},\quad b\in \mathbb {R} ^{n},\quad c\in \mathbb {C} ^{n},\quad }$. ${\displaystyle x_{0}\in \mathbb {C} ^{n}}$representa un estado inicial del filtro. El símbolo de la estrella es una transposición conjugada .

Por lo tanto, el siguiente sistema describe PLL

${\displaystyle {\begin{array}{rcl}{\dot {x}}&=&Ax+bf_{1}(\theta _{1}(t))f_{2}(\theta _{2}(t)),\\{\dot {\theta }}_{2}&=&\omega _{\text{free}}+g_{v}(c^{*}x)\\\end{array}}\quad x(0)=x_{0},\quad \theta _{2}(0)=\theta _{0}.}$

dónde ${\displaystyle \theta _{0}}$ es un cambio de fase inicial.

Modelo de dominio de fase de APLL

Considere la entrada de PLL ${\displaystyle f_{1}(\theta _{1}(t))}$ y salida VCO ${\displaystyle f_{2}(\theta _{2}(t))}$son señales de alta frecuencia. Luego, para cualquier diferenciable por partes${\displaystyle 2\pi }$-funciones periódicas ${\displaystyle f_{1}(\theta )}$ y ${\displaystyle f_{2}(\theta )}$ hay una función ${\displaystyle \varphi (\theta )}$ tal que la salida ${\displaystyle G(t)}$ de filtro

${\displaystyle {\begin{array}{rcl}{\dot {x}}&=&Ax+b\varphi (\theta _{1}(t)-\theta _{2}(t)),\\G(t)&=&c^{*}x,\end{array}}\quad x(0)=x_{0},}$

en el dominio de fase es asintóticamente igual (la diferencia ${\displaystyle G(t)-g(t)}$es pequeño con respecto a las frecuencias) a la salida del filtro en el modelo de dominio del tiempo. ^{[16] [17]} Aquí función${\displaystyle \varphi (\theta )}$es una característica del detector de fase .

Denotamos por ${\displaystyle \theta _{\Delta }(t)}$ la diferencia de fase

${\displaystyle \theta _{\Delta }=\theta _{1}(t)-\theta _{2}(t).}$

Luego, el siguiente sistema dinámico describe el comportamiento de PLL

${\displaystyle {\begin{array}{rcl}{\dot {x}}&=&Ax+b\varphi (\theta _{\Delta }),\\{\dot {\theta }}_{\Delta }&=&\omega _{\Delta }-g_{v}(c^{*}x).\\\end{array}}\quad x(0)=x_{0},\quad \theta _{\Delta }(0)=\theta _{1}(0)-\theta _{2}(0).}$

Aquí ${\displaystyle \omega _{\Delta }=\omega _{1}-\omega _{\text{free}}}$; ${\displaystyle \omega _{1}}$ es la frecuencia de un oscilador de referencia (asumimos que ${\displaystyle \omega _{\text{free}}}$ es constante).

Ejemplo

Considere las señales sinusoidales

${\displaystyle f_{1}(\theta _{1}(t))=A_{1}\sin(\theta _{1}(t)),\quad f_{2}(\theta _{2}(t))=A_{2}\cos(\theta _{2}(t))}$

y un circuito RC de un polo simple como filtro. El modelo en el dominio del tiempo toma la forma

${\displaystyle {\begin{aligned}{\dot {x}}&=-{\frac {1}{RC}}x+{\frac {1}{RC}}A_{1}A_{2}\sin(\theta _{1}(t))\cos(\theta _{2}(t)),\\[6pt]{\dot {\theta }}_{2}&=\omega _{\text{free}}+g_{v}(c^{*}x)\end{aligned}}}$

Las características de DP para estas señales es igual ^[18] a

${\displaystyle \varphi (\theta _{1}-\theta _{2})={\frac {A_{1}A_{2}}{2}}\sin(\theta _{1}-\theta _{2})}$

Por lo tanto, el modelo de dominio de fase toma la forma

${\displaystyle {\begin{aligned}{\dot {x}}&=-{\frac {1}{RC}}x+{\frac {1}{RC}}{\frac {A_{1}A_{2}}{2}}\sin(\theta _{\Delta }),\\[6pt]{\dot {\theta }}_{\Delta }&=\omega _{\Delta }-g_{v}(c^{*}x).\end{aligned}}}$

Este sistema de ecuaciones es equivalente a la ecuación de péndulo matemático

${\displaystyle {\begin{aligned}x&={\frac {{\dot {\theta }}_{2}-\omega _{2}}{g_{v}c^{*}}}={\frac {\omega _{1}-{\dot {\theta }}_{\Delta }-\omega _{2}}{g_{v}c^{*}}},\\[6pt]{\dot {x}}&={\frac {{\ddot {\theta }}_{2}}{g_{v}c^{*}}},\\[6pt]\theta _{1}&=\omega _{1}t+\Psi ,\\[6pt]\theta _{\Delta }&=\theta _{1}-\theta _{2},\\[6pt]{\dot {\theta }}_{\Delta }&={\dot {\theta }}_{1}-{\dot {\theta }}_{2}=\omega _{1}-{\dot {\theta }}_{2},\\[6pt]&{\frac {1}{g_{v}c^{*}}}{\ddot {\theta }}_{\Delta }-{\frac {1}{g_{v}c^{*}RC}}{\dot {\theta }}_{\Delta }-{\frac {A_{1}A_{2}}{2RC}}\sin \theta _{\Delta }={\frac {\omega _{2}-\omega _{1}}{g_{v}c^{*}RC}}.\end{aligned}}}$

Modelo de dominio de fase linealizado

Los bucles de bloqueo de fase también se pueden analizar como sistemas de control aplicando la transformada de Laplace . La respuesta de bucle se puede escribir como

${\displaystyle {\frac {\theta _{o}}{\theta _{i}}}={\frac {K_{p}K_{v}F(s)}{s+K_{p}K_{v}F(s)}}}$

Dónde

• ${\displaystyle \theta _{o}}$es la fase de salida en radianes
• ${\displaystyle \theta _{i}}$ es la fase de entrada en radianes
• ${\displaystyle K_{p}}$es la ganancia del detector de fase en voltios por radianes
• ${\displaystyle K_{v}}$es la ganancia de VCO en radianes por voltio- segundo
• ${\displaystyle F(s)}$ es la función de transferencia del filtro de bucle (adimensional)

Las características del bucle se pueden controlar insertando diferentes tipos de filtros de bucle. El filtro más simple es un circuito RC de un polo . La función de transferencia de bucle en este caso es

${\displaystyle F(s)={\frac {1}{1+sRC}}}$

La respuesta del bucle se convierte en:

${\displaystyle {\frac {\theta _{o}}{\theta _{i}}}={\frac {\frac {K_{p}K_{v}}{RC}}{s^{2}+{\frac {s}{RC}}+{\frac {K_{p}K_{v}}{RC}}}}}$

Esta es la forma de un oscilador armónico clásico . El denominador se puede relacionar con el de un sistema de segundo orden:

${\displaystyle s^{2}+2s\zeta \omega _{n}+\omega _{n}^{2}}$

dónde ${\displaystyle \zeta }$ es el factor de amortiguación y ${\displaystyle \omega _{n}}$ es la frecuencia natural del bucle.

Para el filtro RC unipolar,

${\displaystyle \omega _{n}={\sqrt {\frac {K_{p}K_{v}}{RC}}}}$

${\displaystyle \zeta ={\frac {1}{2{\sqrt {K_{p}K_{v}RC}}}}}$

La frecuencia natural del bucle es una medida del tiempo de respuesta del bucle y el factor de amortiguación es una medida del sobreimpulso y el timbre. Idealmente, la frecuencia natural debería ser alta y el factor de amortiguación debería estar cerca de 0,707 (amortiguación crítica). Con un filtro unipolar, no es posible controlar la frecuencia del lazo y el factor de amortiguación de forma independiente. Para el caso de amortiguamiento crítico,

${\displaystyle RC={\frac {1}{2K_{p}K_{v}}}}$

${\displaystyle \omega _{c}=K_{p}K_{v}{\sqrt {2}}}$

Un filtro un poco más eficaz, el filtro de retraso-adelanto incluye un polo y un cero. Esto se puede realizar con dos resistencias y un condensador. La función de transferencia para este filtro es

${\displaystyle F(s)={\frac {1+sCR_{2}}{1+sC(R_{1}+R_{2})}}}$

Este filtro tiene dos constantes de tiempo

${\displaystyle \tau _{1}=C(R_{1}+R_{2})}$

${\displaystyle \tau _{2}=CR_{2}}$

Sustituir lo anterior produce la siguiente frecuencia natural y factor de amortiguación

${\displaystyle \omega _{n}={\sqrt {\frac {K_{p}K_{v}}{\tau _{1}}}}}$

${\displaystyle \zeta ={\frac {1}{2\omega _{n}\tau _{1}}}+{\frac {\omega _{n}\tau _{2}}{2}}}$

Los componentes del filtro de bucle se pueden calcular de forma independiente para una frecuencia natural y un factor de amortiguación determinados.

${\displaystyle \tau _{1}={\frac {K_{p}K_{v}}{\omega _{n}^{2}}}}$

${\displaystyle \tau _{2}={\frac {2\zeta }{\omega _{n}}}-{\frac {1}{K_{p}K_{v}}}}$

El diseño del filtro de bucle del mundo real puede ser mucho más complejo, por ejemplo, utilizando filtros de orden superior para reducir varios tipos o fuentes de ruido de fase. (Ver la referencia de D Banerjee a continuación)

Implementación de un bucle de bloqueo de fase digital en software

Los bucles de bloqueo de fase digital se pueden implementar en hardware, utilizando circuitos integrados como un CMOS 4046. Sin embargo, dado que los microcontroladores se vuelven más rápidos, puede tener sentido implementar un bucle de bloqueo de fase en el software para aplicaciones que no requieren bloqueo de señales en MHz. rango o más rápido, como controlar con precisión las velocidades del motor. La implementación del software tiene varias ventajas, incluida la fácil personalización del ciclo de retroalimentación, incluido el cambio de la relación de multiplicación o división entre la señal que se rastrea y el oscilador de salida. Además, es útil comprender y experimentar una implementación de software. Como ejemplo de un bucle de bloqueo de fase implementado utilizando un detector de frecuencia de fase se presenta en MATLAB, ya que este tipo de detector de fase es robusto y fácil de implementar.

% Este ejemplo está escrito en MATLAB% Inicializar variablesvcofreq = ceros ( 1 , numiteraciones );   ervec = ceros ( 1 , numiteraciones );   % Realizar un seguimiento de los últimos estados de referencia, señal y señal de errorqsig = 0 ; qref = 0 ; lref = 0 ; lsig = 0 ; lersig = 0 ;              phs = 0 ;  frec = 0 ;  % Constantes de filtro de bucle (proporcionales y derivadas)% Actualmente potencias de dos para facilitar la multiplicación por turnosprop = 1 / 128 ;    deriv = 64 ;  for it = 1 : numiteraciones    % Simular un oscilador local usando un contador de 16 bits phs = mod ( phs + piso ( freq / 2 ^ 16 ), 2 ^ 16 );            ref = phs < 32768 ;     % Obtener el siguiente valor digital (0 o 1) de la señal a rastrear sig = tracksig ( eso );   % Implementar el detector de frecuencia de fase primera = ~ ( QSIG y qref ); % Restablecer el "flip-flop" de la frecuencia de fase       % detector cuando tanto la señal como la referencia son altas QSIG = ( QSIG | ( SIG y ~ LSIG )) y primera ; % Flip-flop de señal de disparo y borde de ataque de la señal           qref = ( qref | ( ref Y ~ Lref )) y primera ; % Disparador flip-flop de referencia en el borde anterior de la referencia           lref = ref ; lsig = sig ; % Almacene estos valores para la próxima iteración (para detección de bordes)       ersig = qref - qsig ; % Calcular la señal de error (si la frecuencia debe aumentar o disminuir)      % La señal de error viene dada por una u otra señal de flip flop % Implementar un filtro de polo cero mediante entrada proporcional y derivada a la frecuencia filtrada_ersig = ersig + ( ersig - lersig ) * deriv ;         % Mantener señal de error para salida proporcional lersig = ersig ;   % Integrar la frecuencia de VCO usando la señal de error freq = freq - 2 ^ 16 * filter_ersig * prop ;           El% de la frecuencia se registra como una fracción binaria de punto fijo % Almacenar la frecuencia actual de VCO vcofreq ( 1 , it ) = frec / 2 ^ 16 ;        % Almacene la señal de error para mostrar si la señal o la referencia es de frecuencia más alta ervec ( 1 , it ) = ersig ;   final

En este ejemplo, se asume que un trackig de matriz contiene una señal de referencia a rastrear. El oscilador es implementado por un contador, con el bit más significativo del contador indicando el estado de encendido / apagado del oscilador. Este código simula los dos flip-flops tipo D que componen un comparador de frecuencia de fase. Cuando la referencia o la señal tienen un borde positivo, el flip-flop correspondiente cambia a alto. Una vez que tanto la referencia como la señal son altas, ambos flip-flops se reinician. Qué flip-flop es alto determina en ese instante si la referencia o la señal se adelanta a la otra. La señal de error es la diferencia entre estos dos valores de flip-flop. El filtro de polo cero se implementa agregando la señal de error y su derivada a la señal de error filtrada. Este a su vez está integrado para encontrar la frecuencia del oscilador.

En la práctica, es probable que se inserten otras operaciones en la retroalimentación de este bucle de fase bloqueada. Por ejemplo, si el bucle de bloqueo de fase implementara un multiplicador de frecuencia, la señal del oscilador podría dividirse en frecuencia antes de compararla con la señal de referencia.

Ver también

• Bucle de frecuencia bloqueada
• Bucle de bloqueo de fase de la bomba de carga
• Recuperación del transportista
• Mapa circular: un modelo matemático simple del bucle de bloqueo de fase que muestra tanto el bloqueo de modo como el comportamiento caótico.
• Bucle de costas
• Bucle de retardo bloqueado (DLL)
• Receptor de conversión directa
• Sintetizador digital directo
• Filtro de Kalman
• PLL multibit
• Reloj Shortt-Synchronome - Péndulo esclavo bloqueado en fase al maestro (ca 1921)

Notas

1. Si la frecuencia es constante y la fase inicial es cero, entonces la fase de una sinusoide es proporcional al tiempo.
2. Típicamente, la onda sinusoidal de referencia conduce un diodo de recuperación paso circuito para hacer de este tren de impulsos. El tren de impulsos resultante impulsa una puerta de muestra.

Referencias

1. Christiaan Huygens, Horologium Oscillatorium … (París, Francia: F. Muguet, 1673), páginas 18-19. De la página 18: "... illudque accidit memoratu dignum, ... brevi tempore reduceret". (... y vale la pena mencionar, ya que con dos relojes construidos de esta forma y que suspendimos de la misma manera, verdaderamente a la viga transversal se le asignan dos fulcros [es decir, dos relojes de péndulo fueron suspendidos de la misma viga de madera]; los movimientos de los péndulos comparten así las oscilaciones opuestas entre los dos [relojes], ya que los dos relojes en ningún momento se mueven ni siquiera una pequeña distancia, y el sonido de ambos se puede escuchar claramente juntos siempre: porque si la parte más interna [de uno de los relojes ] se perturba con un poco de ayuda, habrá sido restaurado en poco tiempo por los propios relojes.) Traducción al inglés proporcionada por la traducción de Ian Bruce de Horologium Oscillatorium … , páginas 16-17.
2. Ver:
   • Lord Rayleigh, The Theory of Sound (Londres, Inglaterra: Macmillan, 1896), vol. 2. La sincronización de tubos de órgano en fase opuesta se menciona en §322c, páginas 221–222.
   • Lord Rayleigh (1907) "Notas acústicas - VII" , Revista filosófica , sexta serie, 13  : 316–333. Consulte "Diapasones con leve influencia mutua", páginas 322–323.
3. Ver:
   • Vincent (1919) "En algunos experimentos en los que dos circuitos oscilatorios mantenidos vecinos afectan a un circuito resonante", Proceedings of the Physical Society of London , 32 , pt. 2, 84–91.
   • WH Eccles y JH Vincent, Especificaciones de patente británica , 163  : 462 (17 de febrero de 1920).
4. EV Appleton (1923) "La sincronización automática de osciladores de triodo", Actas de la Sociedad Filosófica de Cambridge , 21 (Parte III): 231–248. Disponible en línea en: Internet Archive .
5. Henri de Bellescize, "La réception synchrone", L'Onde Électrique (más tarde: Revue de l'Electricité et de l'Electronique ), vol. 11, páginas 230–240 (junio de 1932).
6. Ver también: Patente francesa no. 635.451 (presentada: 6 de octubre de 1931; publicada: 29 de septiembre de 1932); y la patente estadounidense "Sistema de sincronización", núm. 1,990,428 (presentada: 29 de septiembre de 1932; emitida: 5 de febrero de 1935).
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18. AJ Viterbi, Principios de comunicación coherente , McGraw-Hill, Nueva York, 1966

Otras lecturas

• Banerjee, Dean (2006), PLL Performance, Simulation and Design Handbook (4th ed.), National Semiconductor , archivado desde el original el 2012-09-02 , consultado el 2012-12-04.
• Best, RE (2003), Bucles con bloqueo de fase: diseño, simulación y aplicaciones , McGraw-Hill, ISBN 0-07-141201-8
• de Bellescize, Henri (junio de 1932), "La réception Synchrone", L'Onde Electrique , 11 : 230-240
• Dorf, Richard C. (1993), The Electrical Engineering Handbook , Boca Raton: CRC Press, Bibcode : 1993eeh..book ..... D , ISBN 0-8493-0185-8
• Egan, William F. (1998), Conceptos básicos de bloqueo de fase , John Wiley & Sons. (proporciona scripts útiles de Matlab para simulación)
• Egan, William F. (2000), Síntesis de frecuencia por Phase Lock (2a ed.), John Wiley and Sons. (proporciona scripts útiles de Matlab para simulación)
• Gardner, Floyd M. (2005), Phaselock Techniques (3.a ed.), Wiley-Interscience, ISBN 978-0-471-43063-6
• Klapper, J .; Frankle, JT (1972), Sistemas de retroalimentación de frecuencia y de bloqueo de fase , Academic Press. (Demodulación FM)
• Kundert, Ken (agosto de 2006), Predicción del ruido de fase y la fluctuación de los sintetizadores de frecuencia basados ​​en PLL (PDF) (4g ed.), Designer's Guide Consulting, Inc.
• Liu, Mingliang (21 de febrero de 2006), construye un CMOS PLL de 1,5 V y 2,4 GHz , línea de diseño de red inalámbrica, archivado desde el original el 1 de julio de 2010. Un artículo sobre el diseño de un circuito integrado PLL estándar para aplicaciones Bluetooth.
• Wolaver, Dan H. (1991), Diseño de circuito de bucle con bloqueo de fase , Prentice Hall, ISBN 0-13-662743-9

enlaces externos

• Cebador de bucle de bloqueo de fase : incluye vídeo integrado
• Excel Unusual aloja un modelo PLL animado y los tutoriales para codificar dicho modelo .