Integridad de la señal

Diagrama de ojo simulado que muestra una forma de onda de señal DDR3

La integridad de la señal o SI es un conjunto de medidas de la calidad de una señal eléctrica . En la electrónica digital , un flujo de valores binarios se representa mediante una forma de onda de voltaje (o corriente). Sin embargo, las señales digitales son fundamentalmente de naturaleza analógica y todas las señales están sujetas a efectos como ruido , distorsión y pérdida. A distancias cortas y a bajas tasas de bits, un simple conductor puede transmitir esto con suficiente fidelidad. A altas tasas de bitsy en distancias más largas oa través de varios medios, varios efectos pueden degradar la señal eléctrica hasta el punto en que ocurren errores y falla el sistema o dispositivo. La ingeniería de integridad de la señal es la tarea de analizar y mitigar estos efectos. Es una actividad importante en todos los niveles de empaquetado y ensamblaje de electrónica, desde las conexiones internas de un circuito integrado (IC), ^{[1] a} través del paquete , la placa de circuito impreso (PCB), el backplane y las conexiones entre sistemas. ^[2] Si bien hay algunos temas comunes en estos diversos niveles, también existen consideraciones prácticas, en particular el tiempo de vuelo de interconexión versus el período de bits, que causan diferencias sustanciales en el enfoque de la integridad de la señal para conexiones en chip versus conexiones de chip a chip. .

Algunos de los principales problemas que preocupan a la integridad de la señal son el timbre , la diafonía , el rebote de tierra , la distorsión , la pérdida de señal y el ruido de la fuente de alimentación .

Historia

La integridad de la señal implica principalmente el rendimiento eléctrico de los cables y otras estructuras de embalaje que se utilizan para mover las señales dentro de un producto electrónico. Dicho rendimiento es una cuestión de física básica y, como tal, se ha mantenido relativamente sin cambios desde el inicio de la señalización electrónica. El primer cable telegráfico transatlántico sufrió graves problemas de integridad de la señal , y el análisis de los problemas produjo muchas de las herramientas matemáticas que todavía se utilizan hoy en día para analizar los problemas de integridad de la señal, como las ecuaciones del telegrafista . Productos tan antiguos como la central telefónica de barras transversales de Western Electric (circa 1940), basado en el relé de resorte de alambre, sufrió casi todos los efectos que se ven hoy en día: el timbre, la diafonía, el rebote de tierra y el ruido de la fuente de alimentación que afectan a los productos digitales modernos.

En las placas de circuito impreso, la integridad de la señal se convirtió en una preocupación seria cuando los tiempos de transición (subida y bajada) de las señales empezaron a ser comparables al tiempo de propagación en toda la placa. En términos muy generales, esto suele ocurrir cuando las velocidades del sistema superan unas pocas decenas de MHz. Al principio, solo algunas de las señales más importantes o de mayor velocidad necesitaban un análisis o diseño detallado. A medida que aumentaban las velocidades, una fracción cada vez mayor de señales necesitaba prácticas de diseño y análisis SI. En los diseños de circuitos modernos (> 100 MHz), esencialmente todas las señales deben diseñarse teniendo en cuenta el SI.

Para los CI, el análisis SI se hizo necesario como efecto de las reglas de diseño reducidas. En los primeros días de la era VLSI moderna, el diseño y la disposición de circuitos de chips digitales eran procesos manuales. Desde entonces, el uso de la abstracción y la aplicación de técnicas de síntesis automática han permitido a los diseñadores expresar sus diseños utilizando lenguajes de alto nivel y aplicar un proceso de diseño automatizado para crear diseños muy complejos, ignorando en gran medida las características eléctricas de los circuitos subyacentes. Sin embargo, las tendencias de escala (ver la ley de Moore) devolvió los efectos eléctricos a la vanguardia en los nodos tecnológicos recientes. Con el escalado de la tecnología por debajo de 0,25 µm, los retrasos de los cables se han vuelto comparables o incluso mayores que los retrasos de la puerta. Como resultado, era necesario considerar los retrasos de los cables para lograr el cierre de temporización . En las tecnologías nanométricas a 0,13 µm e inferiores, las interacciones no deseadas entre señales (por ejemplo, diafonía) se convirtieron en una consideración importante para el diseño digital. En estos nodos de tecnología, el rendimiento y la corrección de un diseño no pueden garantizarse sin considerar los efectos del ruido.

La mayor parte de este artículo trata sobre SI en relación con la tecnología electrónica moderna, en particular, el uso de circuitos integrados y tecnología de placa de circuito impreso. Sin embargo, los principios de SI no son exclusivos de la tecnología de señalización utilizada. SI existía mucho antes del advenimiento de cualquiera de las dos tecnologías y seguirá existiendo mientras persistan las comunicaciones electrónicas.

Integridad de la señal en el chip

Los problemas de integridad de la señal en los circuitos integrados (CI) modernos pueden tener muchas consecuencias drásticas para los diseños digitales:

• Los productos pueden dejar de funcionar o, lo que es peor, volverse poco fiables en el campo.
• El diseño puede funcionar, pero solo a velocidades más lentas de lo planeado
• El rendimiento puede reducirse, a veces drásticamente

El costo de estas fallas es muy alto e incluye los costos de la fotomáscara , los costos de ingeniería y el costo de oportunidad debido a la demora en la introducción del producto. Por lo tanto, se han desarrollado herramientas de automatización del diseño electrónico (EDA) para analizar, prevenir y corregir estos problemas. ^[1] En los circuitos integrados , o IC, la principal causa de los problemas de integridad de la señal es la diafonía . En las tecnologías CMOS , esto se debe principalmente a la capacitancia de acoplamiento , pero en general puede ser causado por inductancia mutua , acoplamiento de sustrato, operación de puerta no ideal y otras fuentes. Las correcciones normalmente implican cambiar los tamaños de los controladores y / o el espaciado de los cables.

En los circuitos analógicos, los diseñadores también se preocupan por el ruido que surge de fuentes físicas, como el ruido térmico , el ruido de parpadeo y el ruido de disparo . Estas fuentes de ruido, por un lado, presentan un límite inferior a la señal más pequeña que se puede amplificar y, por otro, definen un límite superior para la amplificación útil.

En los circuitos integrados digitales, el ruido en una señal de interés surge principalmente de los efectos de acoplamiento de la conmutación de otras señales. El aumento de la densidad de interconexión ha llevado a que cada cable tenga vecinos que están físicamente más cerca, lo que lleva a una mayor diafonía entre redes vecinas. Como los circuitos han seguido encogiéndose de acuerdo con la ley de Moore , varios efectos han conspirado para empeorar los problemas de ruido:

• Para mantener la resistencia tolerable a pesar de la reducción del ancho, las geometrías de alambre modernas son más gruesas en proporción a su espacio. Esto aumenta la capacitancia de la pared lateral a expensas de la capacitancia a tierra, lo que aumenta el voltaje de ruido inducido (expresado como una fracción del voltaje de suministro).
• El escalado de la tecnología ha dado lugar a voltajes de umbral más bajos para los transistores MOS y también ha reducido la diferencia entre los voltajes de umbral y de suministro, reduciendo así los márgenes de ruido .
• Las velocidades lógicas, y las velocidades de reloj en particular, han aumentado significativamente, lo que ha dado lugar a tiempos de transición (subida y bajada) más rápidos. Estos tiempos de transición más rápidos están estrechamente relacionados con una mayor diafonía capacitiva. Además, a velocidades tan altas, entran en juego las propiedades inductivas de los cables, especialmente la inductancia mutua.

Estos efectos han aumentado las interacciones entre las señales y han disminuido la inmunidad al ruido de los circuitos CMOS digitales. Esto ha llevado a que el ruido sea un problema importante para los circuitos integrados digitales que todos los diseñadores de chips digitales deben tener en cuenta antes de la salida de cinta . Hay varias preocupaciones que deben mitigarse:

• El ruido puede hacer que una señal adopte un valor incorrecto. Esto es particularmente crítico cuando la señal está a punto de ser bloqueada (o muestreada), ya que podría cargarse un valor incorrecto en un elemento de almacenamiento, causando fallas lógicas.
• El ruido puede retrasar la estabilización de la señal al valor correcto. A esto a menudo se le llama ruido de retardo .
• El ruido (por ejemplo, un timbre) puede hacer que el voltaje de entrada de una puerta caiga por debajo del nivel del suelo o exceda el voltaje de suministro. Esto puede reducir la vida útil del dispositivo al sobrecargar los componentes, inducir un enclavamiento o provocar múltiples ciclos de señales que solo deberían ciclar una vez en un período determinado.

Encontrar problemas de integridad de la señal de IC

Normalmente, un diseñador de circuitos integrados tomaría los siguientes pasos para la verificación SI:

• Realice una extracción de diseño para obtener los parásitos asociados con el diseño. Por lo general, los parásitos del peor de los casos y los del mejor de los casos se extraen y utilizan en las simulaciones. Para los circuitos integrados, a diferencia de los PCB, la medición física de los parásitos casi nunca se realiza, ya que las mediciones in situ con equipos externos son extremadamente difíciles. Además, cualquier medición se produciría después de que se haya creado el chip, lo cual es demasiado tarde para solucionar cualquier problema observado.
• Cree una lista de eventos de ruido esperados, incluidos los diferentes tipos de ruido, como el acoplamiento y la carga compartida .
• Cree un modelo para cada evento de ruido. Es fundamental que el modelo sea tan preciso como sea necesario para modelar el evento de ruido dado.
• Para cada evento de señal, decida cómo excitar el circuito para que ocurra el evento de ruido.
• Crear un SPICE (u otro simulador de circuitos) netlist que representa la excitación deseada, para incluir tantos efectos (como parasitaria inductancia y capacitancia , y varios efectos de distorsión) según sea necesario.
• Ejecute simulaciones SPICE. Analice los resultados de la simulación y decida si se requiere un rediseño. Es común analizar los resultados con un patrón visual y calculando un presupuesto de tiempo. ^[3]

Las herramientas modernas de integridad de la señal para el diseño de circuitos integrados realizan todos estos pasos automáticamente, produciendo informes que le dan al diseño un buen estado de salud o una lista de problemas que deben solucionarse. Sin embargo, estas herramientas generalmente no se aplican en todo un IC, sino solo en señales de interés seleccionadas.

Solucionar problemas de integridad de la señal de IC

Una vez que se encuentra un problema, debe solucionarse. Las soluciones típicas para los problemas de IC en el chip incluyen:

• Eliminando discontinuidades de impedancia. Encontrar lugares donde existan cambios significativos en la impedancia y ajustar la geometría de la ruta para cambiar la impedancia para que coincida mejor con el resto de la ruta.
• Optimización del controlador. Puede tener demasiado impulso y tampoco suficiente.
• Inserción de búfer. En este enfoque, en lugar de aumentar el tamaño del controlador de la víctima, se inserta un búfer en un punto apropiado en la red de la víctima.
• Reducción del agresor. Esto funciona aumentando el tiempo de transición de la red de ataque al reducir la fuerza de su conductor.
• Agregue blindaje. Agregue blindaje de redes críticas o redes de reloj usando blindajes GND y VDD para reducir el efecto de la diafonía (esta técnica puede conducir a una sobrecarga de enrutamiento).
• Cambios de ruta . Los cambios de enrutamiento pueden ser muy efectivos para solucionar problemas de ruido, principalmente al reducir los efectos de acoplamiento más problemáticos a través de la separación.

Es posible que cada una de estas correcciones cause otros problemas. Este tipo de problema debe abordarse como parte de los flujos de diseño y el cierre del diseño . El volver a analizar después de los cambios de diseño es una medida prudente.

Terminación en la matriz

La terminación en matriz (ODT) o impedancia controlada digitalmente (DCI ^[4] ) es la tecnología en la que la resistencia de terminación para igualar la impedancia en las líneas de transmisión se encuentra dentro de un chip semiconductor, en lugar de un dispositivo discreto separado montado en una placa de circuito. La cercanía de la terminación del receptor acorta el talón entre los dos, mejorando así la integridad general de la señal.

Integridad de la señal de chip a chip

Reflexiones que se producen como consecuencia de un desajuste de terminación. el pulso tiene un tiempo de subida de 100 ps. Simulado usando Quite Universal Circuit Simulator (Qucs). Consulte Reflectometría en el dominio del tiempo .

Para las conexiones por cable, es importante comparar el tiempo de vuelo de la interconexión con el período de bits para decidir si se necesita una conexión de impedancia coincidente o no coincidente.

El tiempo de vuelo del canal (retardo) de la interconexión es de aproximadamente 1 ns por 15 cm ( 6 pulgadas ) de línea de banda FR-4 (la velocidad de propagación depende del dieléctrico y la geometría). ^{[5] Los} reflejos de los pulsos anteriores en los desajustes de impedancia se apagan después de algunos rebotes hacia arriba y hacia abajo de la línea (es decir, en el orden del tiempo de vuelo). A velocidades de bits bajas, los ecos se apagan por sí solos y, a mitad del pulso, no son motivo de preocupación. La adaptación de impedancia no es necesaria ni deseable. Hay muchos tipos de placas de circuito además del FR-4, pero por lo general son más costosas de fabricar.

La suave tendencia a tasas de bits más altas se aceleró drásticamente en 2004, con la introducción por parte de Intel del estándar PCI-Express . Siguiendo este ejemplo, la mayoría de los estándares de conexión de chip a chip experimentaron un cambio arquitectónico de buses paralelos a enlaces serializadores / deserializadores ( SERDES ) llamados "carriles". Dichos enlaces seriales eliminan la desviación del reloj del bus paralelo y reducen el número de trazas y los efectos de acoplamiento resultantes, pero estas ventajas tienen el costo de un gran aumento en la tasa de bits en los carriles y períodos de bits más cortos.

A velocidades de datos multigigabit / s, los diseñadores de enlaces deben considerar los reflejos en los cambios de impedancia (p. Ej., Cuando las trazas cambian los niveles en las vías , consulte Líneas de transmisión ), el ruido inducido por conexiones vecinas densamente empaquetadas ( diafonía ) y la atenuación de alta frecuencia causada por el efecto de piel. en la traza de metal y la tangente de pérdida dieléctrica. Ejemplos de técnicas de mitigación para estas degradaciones son un rediseño de la geometría de la vía para asegurar una coincidencia de impedancia, el uso de señalización diferencial y el filtrado de prioridad , respectivamente. ^{[6] [7]}

A estas nuevas velocidades de bits de multigigabit / s, el período de bits es más corto que el tiempo de vuelo; los ecos de pulsos anteriores pueden llegar al receptor sobre el pulso principal y corromperlo. En la ingeniería de comunicaciones, esto se denomina interferencia entre símbolos (ISI). En la ingeniería de integridad de la señal, generalmente se le llama cierre de ojos (una referencia al desorden en el centro de un tipo de trazo de osciloscopio llamado diagrama de ojo). Cuando el período de bits es más corto que el tiempo de vuelo, la eliminación de reflejos utilizando técnicas clásicas de microondas como hacer coincidir la impedancia eléctrica del transmisor con la interconexión, las secciones de interconexión entre sí y la interconexión con el receptor, es crucial. Terminación con una fuente o cargaes sinónimo de coincidencia en los dos extremos. La impedancia de interconexión que se puede seleccionar está limitada por la impedancia del espacio libre ( ~ 377 Ω ), un factor de forma geométrica y por la raíz cuadrada de la constante dieléctrica relativa del relleno de línea de banda (típicamente FR-4, con una constante dieléctrica relativa de ~ 4). Juntas, estas propiedades determinan la impedancia característica de la traza . 50 Ω es una opción conveniente para líneas de un solo extremo, ^[8] y 100 ohmios para diferencial.

Como consecuencia de la baja impedancia requerida por la coincidencia, los rastros de señal de PCB transportan mucha más corriente que sus contrapartes en el chip. Esta corriente más grande induce diafonía principalmente en un modo magnético o inductivo en oposición a un modo capacitivo. Para combatir esta diafonía, los diseñadores de PCB digitales deben ser muy conscientes no solo de la ruta de señal prevista para cada señal, sino también de la ruta de retorno de la corriente de señal para cada señal. La señal en sí y su ruta de corriente de señal de retorno son igualmente capaces de generar diafonía inductiva. Los pares de trazas diferenciales ayudan a reducir estos efectos.

Una tercera diferencia entre la conexión en chip y chip a chip implica el tamaño de la sección transversal del conductor de señal, es decir, que los conductores de PCB son mucho más grandes (normalmente 100 µm o más de ancho). Por tanto, las trazas de PCB tienen una pequeña resistencia en serie (normalmente 0,1 Ω / cm) en CC. Sin embargo, el componente de alta frecuencia del pulso es atenuado por una resistencia adicional debido al efecto piel y la tangente de pérdida dieléctrica asociada con el material de PCB.

El principal desafío a menudo depende de si el proyecto es una aplicación para el consumidor basada en los costos o una aplicación de infraestructura basada en el rendimiento. ^[9] Tienden a requerir una extensa verificación posterior al diseño (usando un simulador EM ) y optimización del diseño previo al diseño (usando SPICE y un simulador de canal ), respectivamente.

Topología de enrutamiento

Topología de árbol similar a la del banco DDR2 Command / Address (CA)

Topología fly-by similar a la del banco DDR3 Command / Address (CA)

Los niveles de ruido en una traza / red dependen en gran medida de la topología de enrutamiento seleccionada. En una topología de punto a punto, la señal se enruta desde el transmisor directamente al receptor (esto se aplica en PCIe , RapidIO , GbE , DDR2 / DDR3 / DDR4 DQ / DQS, etc.). Una topología punto a punto tiene la menor cantidad de problemas de SI, ya que las líneas T no introducen grandes coincidencias de impedancia (una división bidireccional de una traza).

Para las interfaces en las que se reciben varios paquetes de la misma línea (por ejemplo, con una configuración de backplane), la línea debe dividirse en algún punto para dar servicio a todos los receptores. Se considera que se producen algunos stubs y discrepancias de impedancia. Las interfaces de paquetes múltiples incluyen B LVDS , DDR2 / DDR3 / DDR4 C / A bank, RS485 y CAN Bus . Hay dos topologías principales de paquetes múltiples: árbol y sobrevuelo.

Encontrar problemas de integridad de la señal

• Realice una extracción de diseño para obtener los parásitos asociados con el diseño. Por lo general, los parásitos del peor de los casos y los del mejor de los casos se extraen y utilizan en las simulaciones. Debido a la naturaleza distribuida de muchas de las degradaciones, se utiliza la simulación electromagnética ^[10] para la extracción.
• Si la PCB o el paquete ya existe, el diseñador también puede medir el deterioro presentado por la conexión utilizando instrumentación de alta velocidad, como un analizador de red vectorial . Por ejemplo, IEEE P802.3ap Task Force utiliza parámetros S medidos como casos de prueba ^[11] para las soluciones propuestas al problema de Ethernet de 10 Gbit / s sobre backplanes.
• El modelado de ruido preciso es imprescindible. Cree una lista de eventos de ruido esperados, incluidos los diferentes tipos de ruido, como el acoplamiento y la carga compartida . La Especificación de información de búfer de entrada y salida (IBIS) o los modelos de circuito se pueden utilizar para representar controladores y receptores.
• Para cada evento de ruido, decida cómo excitar el circuito para que ocurra el evento de ruido.
• Crear un SPICE (u otro simulador de circuitos) netlist que representa la excitación deseada.
• Ejecute SPICE y registre los resultados.
• Analice los resultados de la simulación y decida si se requiere un rediseño. Para analizar los resultados, a menudo se genera un ojo de datos y se calcula un presupuesto de tiempo. Se puede encontrar un video de ejemplo para generar un ojo de datos en YouTube: Nace un ojo .

Hay herramientas EDA de propósito especial ^[12] que ayudan al ingeniero a realizar todos estos pasos en cada señal en un diseño, señalando problemas o verificando que el diseño está listo para la fabricación. Al seleccionar qué herramienta es mejor para una tarea en particular, se deben considerar las características de cada una, como la capacidad (cuántos nodos o elementos), el rendimiento (velocidad de simulación), la precisión (qué tan buenos son los modelos), la convergencia (qué tan bueno es el solucionador). ), capacidad (no lineal frente a lineal, dependiente de la frecuencia frente a independiente de la frecuencia, etc.) y facilidad de uso.

Solucionar problemas de integridad de la señal

Un diseñador de paquetes IC o PCB elimina los problemas de integridad de la señal mediante estas técnicas:

• Colocación de un plano de referencia sólido adyacente a las trazas de la señal para controlar la diafonía
• Controlar el espaciado del ancho de la traza al plano de referencia para crear una impedancia de traza consistente
• Usar terminaciones para controlar el timbre
• Enrute las trazas perpendiculares a las capas adyacentes para reducir la diafonía
• Aumentar el espacio entre las trazas para reducir la diafonía
• Proporcionar suficientes conexiones de tierra (y energía) para limitar el rebote de tierra (esta subdisciplina de la integridad de la señal a veces se denomina por separado como integridad de la energía )
• Distribución de energía con capas de plano sólido para limitar el ruido de la fuente de alimentación
• Agregar un filtro de prioridad a la celda de activación del transmisor ^[13]
• Agregar un ecualizador a la celda receptora ^[13]
• Circuitos mejorados de recuperación de datos y reloj (CDR) con bajo jitter / ruido de fase ^[14]

Es posible que cada una de estas correcciones cause otros problemas. Este tipo de problema debe abordarse como parte de los flujos de diseño y el cierre del diseño .

Ver también

• Integridad de poder
• Interferencia electromagnetica
• Compatibilidad electromagnética

Notas

1. Louis Kossuth Scheffer; Luciano Lavagno; Grant Martin (eds) (2006). Manual de automatización de diseño electrónico para circuitos integrados . Boca Raton, Florida: CRC / Taylor & Francis. ISBN 0-8493-3096-3.Un estudio del campo de la automatización del diseño electrónico . Partes de la sección de CI de este artículo se derivaron (con autorización) del Vol II, Capítulo 21, Consideraciones sobre el ruido en los CI digitales , de Vinod Kariat.
2. Howard W. Johnson; Martin Graham (1993). Diseño digital de alta velocidad un manual de magia negra . Englewood Cliffs, Nueva Jersey: Prentice Hall PTR. ISBN 0-13-395724-1. Un libro para diseñadores de PCB digitales, que destaca y explica los principios de circuitos analógicos relevantes para el diseño digital de alta velocidad.
3. Ruckerbauer, Hermann. "Ha nacido un ojo" .Da un video de ejemplo de la construcción de un patrón de ojos.
4. Banas, David. "Uso de impedancia controlada digitalmente: Integridad de la señal frente a consideraciones de disipación de energía, XAPP863 (v1.0)" (PDF) .
5. "Regla de oro # 3 Velocidad de la señal en una interconexión" . EDN . Consultado el 17 de marzo de 2018 .
6. "Integridad de la señal: problemas y soluciones", Eric Bogatin, Bogatin Enterprises
7. "Ocho sugerencias para depurar y validar buses de alta velocidad", Nota de aplicación 1382-10, Agilent Technologies
8. "¿Por qué 50 ohmios?" . Microondas 101 . Consultado el 2 de junio de 2008 .
9. Rako, Paul (23 de abril de 2009). "Voces: Los expertos en integridad de la señal hablan: dos expertos discuten los desafíos de la integridad de la señal y sus expectativas para la integridad de la señal" . EDN . Para aplicaciones de consumo impulsadas por los costos ... es tentador compactar [los buses paralelos], pero el riesgo es la falla posterior al diseño ... Para las aplicaciones impulsadas por el rendimiento, los puntos de apriete [es] la exploración del espacio de diseño previo al diseño ... .
10. "Salte la barrera de los multigigabits por segundo"
11. Modelos de canal de grupo de trabajo IEEE P802.3ap
12. Raza, Gary (agosto de 2008). "Beneficios del diseño digital de alta velocidad del reciente desarrollo de herramientas EDA" (PDF) . Electrónica de alta frecuencia . pag. 52 . Consultado el 1 de mayo de 2009 . ... con el aumento continuo de las frecuencias de reloj de los circuitos digitales, los dominios de los circuitos digitales y de RF están ahora más estrechamente vinculados que nunca.
13. "Uso de Pre-Énfasis y Ecualización con Stratix GX" (PDF) . Altera.
14. "Uso del análisis de jitter del reloj para reducir la BER en aplicaciones de datos en serie", Nota de aplicación, número de literatura 5989-5718EN, Agilent Technologies

Referencias

• Howard Johnson; Martin Graham. (2002). Propagación de señal de alta velocidad: magia negra avanzada . Upper Saddle River, Nueva Jersey: Prentice Hall PTR. ISBN 0-13-084408-X. Texto de referencia de nivel avanzado para diseñadores digitales experimentados que desean llevar sus diseños a los límites superiores de velocidad y distancia.
• Eric Bogatin. (2009). Integridad de la señal y la energía: simplificado, segunda edición . Upper Saddle River, Nueva Jersey: Prentice Hall. ISBN 978-0-13-234979-6. Archivado desde el original el 10 de septiembre de 2011. De la contraportada: Se basa en la experiencia industrial del autor y su trabajo en la enseñanza de más de cinco mil ingenieros.
• Stephen H. Hall; Garrett W. Hall; James A. McCall. (2000). Diseño de sistemas digitales de alta velocidad: manual de teoría de interconexiones y prácticas de diseño . Nueva York: Wiley. ISBN 0-471-36090-2.
• William J. Dally; John W. Poulton. (1999). Ingeniería de sistemas digitales . Cambridge: Universidad de Cambridge. Prensa. ISBN 0-521-59292-5. Libro de texto sobre los problemas de la construcción de sistemas digitales, incluida la integridad de la señal.
• Douglas Brooks. (2003). Problemas de integridad de la señal y diseño de la placa de circuito impreso . Upper Saddle River, Nueva Jersey: Prentice Hall PTR. ISBN 0-13-141884-X. Este libro aborda los principios de la ingeniería eléctrica y la integridad de la señal desde un nivel básico, asumiendo poca comprensión previa.
• Geoff Lawday; David Ireland y Greg Edlund. (2008). El compañero de un ingeniero de integridad de señales: simulación de diseño y prueba y medición en tiempo real . Upper Saddle River, Nueva Jersey: Prentice Hall. ISBN 0-13-186006-2.
• Raj; A. Ege Engin. (2008). Modelado y diseño de integridad de energía para semiconductores y sistemas . Upper Saddle River, Nueva Jersey: Prentice Hall. ISBN 978-0-13-615206-4.Utilizando estudios de casos realistas y ejemplos de software descargables, dos expertos líderes demuestran las mejores técnicas actuales para diseñar y modelar interconexiones para distribuir la energía de manera eficiente y minimizar el ruido. Los autores introducen cuidadosamente los conceptos centrales del diseño de distribución de energía, presentan y comparan sistemáticamente las principales técnicas para modelar el ruido y relacionan estas técnicas con aplicaciones específicas. Sus numerosos ejemplos van desde los más simples (utilizando ecuaciones analíticas para calcular el ruido de la fuente de alimentación) hasta aplicaciones complejas a nivel de sistema.
• Integridad de la señal para diseñadores de PCB
• Centro de integridad de señales de Altera
• Principios básicos de la integridad de la señal
• EEs de EDA de Agilent: recursos de análisis de integridad de la señal
• "Consejo de diseño: modelos de instrumentos para mejorar la simulación de la integridad de la señal", EETimes , John Olah, 25 de octubre de 2007
• Los temas relacionados con la integridad de la señal se discutieron en DesignCon 2008 del 4 de febrero de 2008 al 7 de febrero de 2008
• "Comprensión de la integridad de la señal: la integridad de la señal se está convirtiendo en un problema más importante a medida que aumentan las frecuencias de reloj" por Eric Bogatin, GigaTest Labs, Nota de aplicación de Agilent 5988-5978EN, abril de 2002, 8 páginas, PDF, 0,9 MB
• "Serie de análisis de integridad de la señal, parte 1: TDR de un solo puerto, TDR / TDT y TDR de 2 puertos" (Nota de aplicación de Agilent 5989-5763EN, febrero de 2007, 72 páginas, PDF, 5,2 MB)
• "Serie de análisis de integridad de la señal, parte 2: TDR / VNA / PLTS de 4 puertos" (Nota de aplicación de Agilent 5989-5764EN, febrero de 2007, 56 páginas, PDF, 3,6 MB)
• "Serie de análisis de integridad de la señal, parte 3: El ABC de la desincrustación " (Nota de aplicación de Agilent 5989-5765EN, julio de 2007, 48 páginas, PDF, 2,5 MB)