Una falla atascada es un modelo de falla particular utilizado por simuladores de fallas y herramientas de generación automática de patrones de prueba (ATPG) para imitar un defecto de fabricación dentro de un circuito integrado . Se supone que las señales y los pines individuales están atascadosen '1', '0' y 'X' lógicos. Por ejemplo, una entrada está vinculada a un estado lógico 1 durante la generación de la prueba para asegurar que se pueda encontrar un defecto de fabricación con ese tipo de comportamiento con un patrón de prueba específico. Asimismo, la entrada podría vincularse a un 0 lógico para modelar el comportamiento de un circuito defectuoso que no puede cambiar su pin de salida. No todas las fallas pueden analizarse utilizando el modelo de falla atascada. La compensación de los peligros estáticos, es decir, las señales de derivación, puede hacer que un circuito no sea comprobable con este modelo. Además, los circuitos redundantes no se pueden probar con este modelo, ya que por diseño no hay cambios en ninguna salida como resultado de una sola falla.
La línea atascada única es un modelo de falla utilizado en circuitos digitales . Se utiliza para pruebas posteriores a la fabricación, no para pruebas de diseño. El modelo asume que una línea o nodo en el circuito digital está atascado en lógica alta o lógica baja. Cuando una línea se atasca, se denomina falla.
Este modelo de falla se aplica a los circuitos de nivel de puerta, o un bloque de un circuito secuencial que se puede separar de los elementos de almacenamiento. Idealmente, un circuito a nivel de puerta se probaría completamente aplicando todas las entradas posibles y verificando que dieron las salidas correctas, pero esto es completamente impráctico: un sumador para agregar dos números de 32 bits requeriría 2 64 = 1.8 * 10 19 pruebas, tomando 58 años a 0.1 ns / prueba. El modelo atascado en la falla asume que solo una entrada en una puerta será defectuosa a la vez, asumiendo que si hay más fallas, una prueba que puede detectar una sola falla, debería encontrar fácilmente múltiples fallas.
Para usar este modelo de falla, se asume que cada pin de entrada en cada puerta a su vez está conectado a tierra, y se desarrolla un vector de prueba para indicar que el circuito está defectuoso. El vector de prueba es una colección de bits para aplicar a las entradas del circuito y una colección de bits esperados en la salida del circuito. Si el pin de la puerta en consideración está conectado a tierra y este vector de prueba se aplica al circuito, al menos uno de los bits de salida no coincidirá con el bit de salida correspondiente en el vector de prueba. Después de obtener los vectores de prueba para los pines conectados a tierra, cada pin se conecta a su vez a uno lógico y se usa otro conjunto de vectores de prueba para encontrar fallas que ocurren en estas condiciones. Cada una de estas fallas se llama un solo bloqueado en 0 (sa-0) o un solo bloqueado en 1 (sa-1), respectivamente.
Este modelo funcionó tan bien para la lógica de transistor-transistor ( TTL ), que fue la lógica de elección durante las décadas de 1970 y 1980, que los fabricantes anunciaron qué tan bien probaron sus circuitos mediante un número llamado " cobertura de falla atascada ", que representaba el porcentaje de todas las posibles fallas atascadas que pudo encontrar su proceso de prueba. Si bien el mismo modelo de prueba funciona moderadamente bien para CMOS , no es capaz de detectar todas las posibles fallas de CMOS. Esto se debe a que CMOS puede experimentar un modo de falla conocido como bloqueo abierto.falla, que no se puede detectar de manera confiable con un vector de prueba y requiere que dos vectores se apliquen secuencialmente. El modelo tampoco detecta fallas de puente entre líneas de señal adyacentes, que ocurren en los pines que controlan las conexiones del bus y las estructuras de la matriz. Sin embargo, el concepto de fallas atascadas individuales se usa ampliamente y, con algunas pruebas adicionales, ha permitido a la industria enviar un número bajo aceptable de circuitos defectuosos.