| Anchos de bits de arquitectura de computadora |
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| Poco |
| Solicitud |
| Precisión binaria de coma flotante |
| Precisión de coma flotante decimal |
En la arquitectura de la computadora , los enteros de 256 bits , las direcciones de memoria u otras unidades de datos son aquellos que tienen 256 bits (32 octetos ) de ancho. Además, las arquitecturas de CPU y ALU de 256 bits son aquellas que se basan en registros , buses de direcciones o buses de datos de ese tamaño.
Actualmente no hay procesadores convencionales de propósito general diseñados para operar con números enteros o direcciones de 256 bits, aunque varios procesadores operan con datos de 256 bits. Las CPU cuentan con conjuntos de instrucciones SIMD ( extensiones vectoriales avanzadas y el conjunto de instrucciones FMA, etc.) donde se utilizan registros vectoriales de 256 bits para almacenar varios números más pequeños, como ocho números de coma flotante de 32 bits , y una sola instrucción puede operar en todos estos valores en paralelo. Sin embargo, estos procesadores no funcionan con números individuales que tienen 256 dígitos binarios de longitud, solo sus registros tienen el tamaño de 256 bits. Los dígitos binarios se encuentran juntos en colecciones de 128 bits.
Un registro de 256 bits puede almacenar 2 256 valores diferentes. El rango de valores enteros que se pueden almacenar en 256 bits depende de la representación entera utilizada.
El valor máximo de un entero sin signo de 256 bits es 2 256 - 1 escrito en decimal como 115.792.089.237.316.195.423.570.985.008.687.907.853.269.984.665.640.564.039.457.584.007.913.129.639.935.
Usos [ editar ]
- 256 bits es un tamaño de clave común para cifrados simétricos en criptografía , como Advanced Encryption Standard .
- Los chips de GPU modernos mueven datos a través de un bus de memoria de 256 bits.
- Se pueden utilizar procesadores de 256 bits para direccionar directamente hasta 2 256 bytes. Ya 2 128 ( 128 bits ) superarían en gran medida los datos totales almacenados en la Tierra en 2010, que se ha estimado en alrededor de 1,2 zettabytes (más de 2 70 bytes). [1]
- El Efficeon procesador era Transmeta segunda generación 256 bits 's VLIW diseño que emplea un motor de software de código de conversión escrito para x86 procesadores al conjunto de instrucciones nativas del chip. [2] [3]
- Aumentar el tamaño de la palabra puede acelerar múltiples bibliotecas matemáticas de precisión . Las aplicaciones incluyen criptografía .
- Los investigadores de la Universidad de Cambridge utilizan un puntero de capacidad de 256 bits, que incluye información de capacidad y direccionamiento, en su sistema de capacidad CHERI. [4]
- Función hash SHA-256 .
- La máquina virtual Ethereum utiliza palabras de 256 bits.
Historia [ editar ]
El sistema de Arquitectura Intensiva de Datos (DIVA), financiado por DARPA , incorporó una ruta de datos de 256 bits canalizada de 5 etapas de procesador en memoria (PIM) , completa con archivos de registro y bloques ALU en un procesador "WideWord" en 2002. [5]
Ver también [ editar ]
- Proyecto Berkeley IRAM
- RAM computacional
Referencias [ editar ]
- ^ Miller, Rich (4 de mayo de 2010). "El universo digital se acerca a un Zettabyte" . Conocimiento del centro de datos . Archivado desde el original el 6 de mayo de 2010 . Consultado el 16 de septiembre de 2010 .
- ^ "Procesador Transmeta Efficeon TM8300" (PDF) . Transmeta Corporation . Archivado (PDF) desde el original el 10 de febrero de 2019.
- ^ Williams, Martyn (29 de mayo de 2002). "Transmeta presenta planes para el procesador TM8000" . PC World . Archivado desde el original el 14 de abril de 2010.
- ^ Watson, Robert NM ; Neumann, Peter G .; Woodruff, Jonathan; Anderson, Jonathan; Anderson, Ross ; Dave, Nirav; Laurie, Ben ; Moore, Simon W .; Murdoch, Steven J .; Paeps, Philip; Roe, Michael; Saidi, Hassen (3 de marzo de 2012). "CHERI: una plataforma de investigación que desconfía la virtualización y la protección del hardware" (PDF) . Documento de taller no publicado para RESoLVE'12, 3 de marzo de 2012, Londres, Reino Unido . Laboratorio Internacional de Ciencias de la Computación del SRI .
- ^ Draper, Jeffrey; Sondeen, Jeff; Chang Woo Kang (octubre de 2002). Implementación de un procesador WideWord de 256 bits para el chip de procesamiento en memoria (PIM) de arquitectura intensiva de datos (DIVA) (PDF) . Conferencia Internacional de Circuitos de Estado Sólido . Archivado (PDF) desde el original el 29 de agosto de 2017.
