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Esta es una lista de microarquitecturas basadas en la familia ARM de conjuntos de instrucciones diseñados por ARM Holdings y terceros, ordenados por versión del conjunto de instrucciones ARM, lanzamiento y nombre. En 2005, ARM proporcionó un resumen de los numerosos proveedores que implementan núcleos ARM en su diseño. [1] Keil también proporciona un resumen algo más reciente de los proveedores de procesadores basados ​​en ARM. [2] ARM proporciona además un gráfico [3] que muestra una descripción general de la línea de procesadores ARM con rendimiento y funcionalidad frente a capacidades para las familias de núcleos ARM más recientes.

Núcleos ARM

Diseñado por ARM

Familia ARMArquitectura ARMNúcleo ARMCaracterísticaCaché (I / D), MMUMIPS típico a MHzReferencia
ARM1ARMv1ARM1Primera implementaciónNinguno
ARM2ARMv2ARM2ARMv2 agregó la instrucción MUL (multiplicar)Ninguno4 MIPS a 8 MHz
0,33 DMIPS / MHz
ARMv2aARM250Integrado MEMC (MMU), gráficos y procesador de I / O. ARMv2a agregó las instrucciones SWP y SWPB (intercambio)Ninguno, MEMC1a7 MIPS a 12 MHz
ARM3ARMv2aARM3Primera caché de memoria integrada4  KB unificado12 MIPS a 25 MHz
0,50 DMIPS / MHz
ARM6ARMv3ARM60ARMv3 es el primero en admitir el espacio de direcciones de memoria de 32 bits (anteriormente, de 26 bits).
ARMv3M primero agregó instrucciones de multiplicación largas (32x32 = 64).		Ninguno10 MIPS a 12 MHz
ARM600Como ARM60, bus de caché y coprocesador (para unidad de punto flotante FPA10)4 KB unificado28 MIPS a 33 MHz
ARM610Como ARM60, caché, sin bus de coprocesador4 KB unificado17 MIPS a 20 MHz
0,65 DMIPS / MHz		[4]
ARM7ARMv3ARM7008 KB unificado40 MHz
ARM710Como ARM700, sin bus de coprocesador8 KB unificado40 MHz[5]
ARM710aComo ARM7108 KB unificado40 MHz
0,68 DMIPS / MHz
ARM7TARMv4TARM7TDMI (-S)Canalización de 3 etapas, Thumb, ARMv4 primero en eliminar el direccionamiento ARM heredado de 26 bits Ninguno15 MIPS a 16,8 MHz
63 DMIPS a 70 MHz
ARM710TComo ARM7TDMI, caché8 KB unificado, MMU36 MIPS a 40 MHz
ARM720TComo ARM7TDMI, caché8 KB unificado, MMU con FCSE (extensión de cambio de contexto rápido)60 MIPS a 59,8 MHz
ARM740TComo ARM7TDMI, cachéMPU
ARM7EJARMv5TEJARM7EJ-SCanalización de 5 etapas, Thumb, Jazelle DBX, instrucciones DSP mejoradasNinguno
ARM8ARMv4ARM810Canalización de 5 etapas, predicción de rama estática, memoria de doble ancho de banda8 KB unificado, MMU84 MIPS a 72 MHz
1,16 DMIPS / MHz		[6] [7]
ARM9TARMv4TARM9TDMITubería de 5 etapas, ThumbNinguno
ARM920TComo ARM9TDMI, caché16 KB / 16 KB, MMU con FCSE (extensión de cambio de contexto rápido)200 MIPS a 180 MHz[8]
ARM922TComo ARM9TDMI, cachés8 KB / 8 KB, MMU
ARM940TComo ARM9TDMI, cachés4 KB / 4 KB, MPU
ARM9EARMv5TEARM946E-SPulgar, instrucciones DSP mejoradas, cachésMemorias variables, estrechamente acopladas, MPU
ARM966E-SPulgar, instrucciones DSP mejoradasSin caché, TCM
ARM968E-SComo ARM966E-SSin caché, TCM
ARMv5TEJARM926EJ-SThumb, Jazelle DBX, instrucciones DSP mejoradasVariable, TCM, MMU220 MIPS a 200 MHz
ARMv5TEARM996HSProcesador sin reloj, como ARM966E-SSin cachés, TCM, MPU
ARM10EARMv5TEARM1020ECanalización de 6 etapas, Thumb, instrucciones DSP mejoradas, (VFP)32 KB / 32 KB, MMU
ARM1022EComo ARM1020E16 KB / 16 KB, MMU
ARMv5TEJARM1026EJ-SThumb, Jazelle DBX, instrucciones DSP mejoradas, (VFP)Variable, MMU o MPU
ARM11ARMv6ARM1136J (F) -SCanalización de 8 etapas, SIMD , Thumb, Jazelle DBX, (VFP), instrucciones DSP mejoradas, acceso a memoria no alineadoVariable, MMU740 a 532–665 MHz (i.MX31 SoC), 400–528 MHz[9]
ARMv6T2ARM1156T2 (F) -SCanalización de 9 etapas, SIMD , Thumb-2, (VFP), instrucciones DSP mejoradasVariable, MPU[10]
ARMv6ZARM1176JZ (F) -SComo ARM1136EJ (F) -SVariable, MMU + TrustZone965 DMIPS a 772 MHz, hasta 2600 DMIPS con cuatro procesadores[11]
ARMv6KARM11MPComo ARM1136EJ (F) -S, SMP de 1 a 4 núcleosVariable, MMU
SecurCoreARMv6-MSC000Como Cortex-M00,9 DMIPS / MHz
ARMv4TSC100Como ARM7TDMI
ARMv7-MSC300Como Cortex-M31,25 DMIPS / MHz
Corteza-MARMv6-MCorteza-M0Perfil de microcontrolador, la mayoría de Thumb + algo de Thumb-2, [12] instrucción de multiplicación de hardware (pequeña opcional), temporizador de sistema opcional, memoria de banda de bits opcionalCaché opcional, sin TCM, sin MPU0,84 DMIPS / MHz[13]
Corteza-M0 +Perfil de microcontrolador, la mayoría de Thumb + algo de Thumb-2, [12] instrucción de multiplicación de hardware (pequeña opcional), temporizador de sistema opcional, memoria de banda de bits opcionalCaché opcional, sin TCM, MPU opcional con 8 regiones0,93 DMIPS / MHz[14]
Corteza-M1Perfil de microcontrolador, la mayoría de Thumb + algo de Thumb-2, [12] instrucción de multiplicación de hardware (opcional pequeña), la opción de sistema operativo agrega SVC / puntero de pila en banco, temporizador de sistema opcional, sin memoria de banda de bitsCaché opcional, I-TCM de 0-1024 KB, D-TCM de 0-1024 KB, sin MPU136 DMIPS a 170 MHz, [15] (0,8 DMIPS / MHz dependiente de FPGA) [16][17]
ARMv7-MCorteza-M3Perfil de microcontrolador, Thumb / Thumb-2, instrucciones de multiplicación y división de hardware, memoria opcional de bandas de bitsCaché opcional, sin TCM, MPU opcional con 8 regiones1,25 DMIPS / MHz[18]
ARMv7E-MCorteza-M4Perfil de microcontrolador, Thumb / Thumb-2 / DSP / FPU de precisión simple VFPv4-SP opcional, instrucciones de multiplicación y división de hardware, memoria de banda de bits opcionalCaché opcional, sin TCM, MPU opcional con 8 regiones1,25 DMIPS / MHz (1,27 con FPU)[19]
Corteza-M7Perfil de microcontrolador, pulgar / pulgar-2 / DSP / VFPv5 opcional FPU de precisión simple y doble , instrucciones de multiplicación y división de hardwareCaché I de 0 a 64 KB, caché D de 0 a 64 KB, I-TCM de 0 a 16 MB, D-TCM de 0 a 16 MB (todos estos con ECC opcional), MPU opcional con 8 o 16 regiones2,14 DMIPS / MHz[20]
Línea de base ARMv8-MCorteza-M23Perfil de microcontrolador, Thumb-1 (la mayoría), Thumb-2 (algo), Divide, TrustZoneCaché opcional, sin TCM, MPU opcional con 16 regiones0,99 DMIPS / MHz[21]
Línea principal ARMv8-MCorteza-M33Perfil de microcontrolador, Thumb-1, Thumb-2, Saturado, DSP, Divide, FPU (SP), TrustZone, CoprocesadorCaché opcional, sin TCM, MPU opcional con 16 regiones1,50 DMIPS / MHz[22]
Corteza-M35PPerfil de microcontrolador, Thumb-1, Thumb-2, Saturado, DSP, Divide, FPU (SP), TrustZone, CoprocesadorCaché integrado (con opción de 2 a 16 KB), I-cache, sin TCM, MPU opcional con 16 regiones1,50 DMIPS / MHz[23]
Línea principal ARMv8.1-MCorteza-M55[24]
Corteza-RARMv7-RCorteza-R4Perfil en tiempo real, Thumb / Thumb-2 / DSP / FPU VFPv3 opcional , instrucciones de división y multiplicación de hardware opcionales, paridad y ECC opcionales para buses internos / caché / TCM, canalización de 8 etapas de doble núcleo en ejecución sincronizada con lógica de falla0–64 KB / 0–64 KB, 0–2 de 0–8  MB TCM, opc. MPU con 8/12 regiones1,67 DMIPS / MHz [25][26]
Corteza-R5Perfil en tiempo real, Thumb / Thumb-2 / DSP / VFPv3 FPU opcional y precisión, instrucciones de división y multiplicación de hardware opcionales, paridad y ECC opcionales para buses internos / caché / TCM, paso de bloqueo de ejecución de doble núcleo de canalización de 8 etapas con lógica de falla / opcional como 2 núcleos independientes, puerto periférico de baja latencia (LLPP), puerto de coherencia del acelerador (ACP) [27]0–64 KB / 0–64 KB, 0–2 de 0–8 MB TCM, opc. MPU con 12/16 regiones1,67 DMIPS / MHz [25][28]
Corteza-R7Perfil en tiempo real, Pulgar / Pulgar-2 / DSP / VFPv3 FPU opcional y precisión, multiplicación por hardware e instrucciones de división opcionales, paridad y ECC opcionales para buses internos / caché / TCM, paso de bloqueo de ejecución de doble núcleo de 11 etapas con lógica de falla / ejecución fuera de orden / cambio de nombre de registro dinámico / opcional como 2 núcleos independientes, puerto periférico de baja latencia (LLPP), ACP [27]0–64 KB / 0–64 KB,? de 0–128 KB TCM, opc. MPU con 16 regiones2,50 DMIPS / MHz [25][29]
Corteza-R8TBD0–64 KB / 0–64 KB L1, 0–1 / 0–1 MB TCM, MPU opcional con 24 regiones2,50 DMIPS / MHz [25][30]
ARMv8-RCorteza-R52TBD0–32 KB / 0–32 KB L1, 0–1 / 0–1 MB TCM, optar por MPU con 24 + 24 regiones2,16 DMIPS / MHz [31][32]
Corteza-R82TBD16–128 KB / 16–64 KB L1, 64K – 1MB L2, 0.16–1 / 0.16–1 MB TCM,

optar por MPU con 32 + 32 regiones

3,41 DMIPS / MHz [33][34]
Cortex-A (32 bits)ARMv7-ACorteza-A5Perfil de aplicación, ARM / Thumb / Thumb-2 / DSP / SIMD / Opcional VFPv4-D16 FPU / Opcional NEON / Jazelle RCT y DBX, 1-4 núcleos / MPCore opcional, unidad de control snoop (SCU), controlador de interrupción genérico (GIC) , puerto de coherencia del acelerador (ACP)4−64 KB / 4−64 KB L1, MMU + TrustZone1,57 DMIPS / MHz por núcleo[35]
Corteza-A7Perfil de aplicación, ARM / Thumb / Thumb-2 / DSP / VFPv4 FPU / NEON / Jazelle RCT y DBX / Virtualización de hardware, ejecución en orden, superescalar , 1 a 4 núcleos SMP, MPCore, Large Physical Address Extensions (LPAE), snoop la unidad de control (SCU), el controlador de interrupción genérico (GIC), la arquitectura y el conjunto de características son idénticos a los de A15, tubería de 8 a 10 etapas, diseño de bajo consumo [36]8-64 KB / 8-64 KB L1, 0-1 MB L2, MMU + TrustZone1,9 DMIPS / MHz por núcleo[37]
Corteza-A8Perfil de aplicación, ARM / Thumb / Thumb-2 / VFPv3 FPU / NEON / Jazelle RCT y DAC, canalización superescalar de 13 etapas16–32 KB / 16–32 KB L1, 0–1 MB L2 opc. ECC, MMU + TrustZoneHasta 2000 (2.0 DMIPS / MHz en velocidad de 600 MHz a más de 1  GHz )[38]
Corteza-A9Perfil de aplicación, ARM / Thumb / Thumb-2 / DSP / Opcional VFPv3 FPU / Opcional NEON / Jazelle RCT y DBX, superescalar de problema especulativo fuera de orden , 1 a 4 núcleos SMP, MPCore, unidad de control snoop (SCU), genérico controlador de interrupción (GIC), puerto de coherencia del acelerador (ACP) 16–64 KB / 16–64 KB L1, 0–8 MB L2 opc. paridad, MMU + TrustZone2,5 DMIPS / MHz por núcleo, 10,000 DMIPS a 2 GHz en TSMC 40G con rendimiento optimizado (doble núcleo)[39]
Corteza-A12Perfil de aplicación, ARM / Thumb-2 / DSP / VFPv4 FPU / NEON / virtualización de hardware, superescalar de problema especulativo fuera de orden , 1 a 4 núcleos SMP, Extensiones de direcciones físicas grandes (LPAE), unidad de control de snoop (SCU), genérico controlador de interrupción (GIC), puerto de coherencia del acelerador (ACP) 32−64 KB3,0 DMIPS / MHz por núcleo[40]
Corteza-A15Perfil de aplicación, ARM / Thumb / Thumb-2 / DSP / VFPv4 FPU / NEON / integer divide / fusionado MAC / Jazelle RCT / virtualización de hardware, superescalar de problemas especulativos fuera de orden , 1 a 4 núcleos SMP, MPCore, dirección física grande Extensiones (LPAE), unidad de control de snoop (SCU), controlador de interrupción genérico (GIC), ACP, canalización de 15-24 etapas [36] 32 KB con paridad / 32 KB con ECC L1, 0–4 MB L2, L2 tiene ECC, MMU + TrustZoneAl menos 3,5 DMIPS / MHz por núcleo (hasta 4,01 DMIPS / MHz según la implementación) [41][42]
Corteza-A17Perfil de aplicación, ARM / Thumb / Thumb-2 / DSP / VFPv4 FPU / NEON / integer divide / fusionado MAC / Jazelle RCT / virtualización de hardware, superescalar de problemas especulativos fuera de orden , 1 a 4 núcleos SMP, MPCore, dirección física grande Extensiones (LPAE), unidad de control de snoop (SCU), controlador de interrupción genérico (GIC), ACP 32 KB L1, 256 KB – 8 MB L2 con ECC opcional2,8 DMIPS / MHz[43]
ARMv8-ACorteza-A32Perfil de aplicación, AArch32, 1 a 4 núcleos SMP, TrustZone, NEON advanced SIMD, VFPv4, virtualización de hardware, problema dual, canalización en orden8 a 64 KB con paridad opcional / 8 a 64 KB con ECC L1 opcional por núcleo, 128 KB a 1 MB L2 con ECC opcional compartido[44]
Cortex-A (64 bits)ARMv8-ACorteza-A34Perfil de aplicación, AArch64, 1 a 4 núcleos SMP, TrustZone, NEON advanced SIMD, VFPv4, virtualización de hardware, decodificación de 2 anchos, canalización en orden8-64 KB con paridad / 8-64 KB con ECC L1 por núcleo, 128 KB – 1 MB L2 compartido, direcciones físicas de 40 bits[45]
Corteza-A35Perfil de aplicación, AArch32 y AArch64, 1 a 4 núcleos SMP, TrustZone, NEON advanced SIMD, VFPv4, virtualización de hardware, decodificación de 2 anchos, canalización en orden8-64 KB con paridad / 8-64 KB con ECC L1 por núcleo, 128 KB – 1 MB L2 compartido, direcciones físicas de 40 bits1,78 DMIPS / MHz[46]
Corteza-A53Perfil de aplicación, AArch32 y AArch64, 1 a 4 núcleos SMP, TrustZone, NEON advanced SIMD, VFPv4, virtualización de hardware, decodificación de 2 anchos, canalización en orden8-64 KB con paridad / 8-64 KB con ECC L1 por núcleo, 128 KB – 2 MB L2 compartido, direcciones físicas de 40 bits2,3 DMIPS / MHz[47]
Corteza-A57Perfil de aplicación, AArch32 y AArch64, 1 a 4 núcleos SMP, TrustZone, NEON advanced SIMD, VFPv4, virtualización de hardware, decodificación superescalar de 3 anchos, canalización profundamente desordenada48 KB con paridad DED / 32 KB con ECC L1 por núcleo; 512 KB – 2 MB L2 compartido con ECC; Direcciones físicas de 44 bits4,1–4,5 DMIPS / MHz [48] [49][50]
Corteza-A72Perfil de aplicación, AArch32 y AArch64, 1 a 4 núcleos SMP, TrustZone, NEON advanced SIMD, VFPv4, virtualización de hardware, superescalar de 3 anchos, canalización profundamente desordenada48 KB con paridad DED / 32 KB con ECC L1 por núcleo; 512 KB – 2 MB L2 compartido con ECC; Direcciones físicas de 44 bits4,7 DMIPS / MHz[51]
Corteza-A73Perfil de aplicación, AArch32 y AArch64, 1 a 4 núcleos SMP, TrustZone, NEON advanced SIMD, VFPv4, virtualización de hardware, superescalar de 2 anchos, canalización profundamente desordenada64 KB / 32-64 KB L1 por núcleo, 256 KB-8 MB L2 compartido con ECC opcional, direcciones físicas de 44 bits4,8 DMIPS / MHz [52][53]
ARMv8.2-ACorteza-A55Perfil de aplicación, AArch32 y AArch64, 1 a 8 núcleos SMP, TrustZone, NEON advanced SIMD, VFPv4, virtualización de hardware, decodificación de 2 anchos, canalización en orden [54]16-64 KB / 16-64 KB L1, 256 KB L2 por núcleo, 4 MB L3 compartidos[55]
Corteza-A65Perfil de aplicación, AArch64, 1 a 8 núcleos SMP, TrustZone, NEON advanced SIMD, VFPv4, virtualización de hardware, decodificación superescalar de 2 anchos, problema de 3 anchos, canalización desordenada , SMT[56]
Cortex-A65AEComo ARM Cortex-A65, agrega bloqueo de doble núcleo para aplicaciones de seguridad64/64 KB L1, 256 KB L2 por núcleo, 4 MB L3 compartidos[57]
Corteza-A75Perfil de aplicación, AArch32 y AArch64, 1 a 8 núcleos SMP, TrustZone, NEON advanced SIMD, VFPv4, virtualización de hardware, decodificación superescalar de 3 anchos, canalización profundamente desordenada [58]64/64 KB L1, 512 KB L2 por núcleo, 4 MB L3 compartidos[59]
Corteza-A76Perfil de aplicación, AArch32 (nivel sin privilegios o solo EL0) y AArch64, 1 a 4 núcleos SMP, TrustZone, NEON advanced SIMD, VFPv4, virtualización de hardware, decodificación superescalar de 4 anchos, problema de 8 vías, canalización de 13 etapas, profundamente canalización de pedidos [60]64/64 KB L1, 256−512 KB L2 por núcleo, 512 KB − 4 MB L3 compartido[61]
Cortex-A76AEComo ARM Cortex-A76, agrega bloqueo de doble núcleo para aplicaciones de seguridad[62]
Corteza-A77Perfil de aplicación, AArch32 (nivel sin privilegios o solo EL0) y AArch64, 1 a 4 núcleos SMP, TrustZone, NEON advanced SIMD, VFPv4, virtualización de hardware, decodificación superescalar de 4 anchos, búsqueda de instrucciones de 6 anchos, problema de 12 vías, Pipeline de 13 etapas, pipeline profundamente fuera de servicio [60]1.5K L0 MOP de caché, 64/64 KB L1, 256−512 KB L2 por núcleo, 512 KB − 4 MB L3 compartido[63]
Corteza-A78[64]
Cortex-A78AEComo ARM Cortex-A78, agrega bloqueo de doble núcleo para aplicaciones de seguridad[sesenta y cinco]
Corteza-X1Variante ajustada al rendimiento de Cortex-A78
Corteza-A78C[66]
NeoverseNeoverse N1Perfil de aplicación, AArch32 (nivel sin privilegios o solo EL0) y AArch64, 1 a 4 núcleos SMP, TrustZone, NEON advanced SIMD, VFPv4, virtualización de hardware, decodificación superescalar de 4 anchos, despacho / emisión de 8 vías, canalización de 13 etapas, canalización profundamente desordenada [60]64/64 KB L1, 512-1024 KB L2 por núcleo, 2-128 MB L3 compartido, 128 MB de caché a nivel del sistema[67]
Neoverse E1Perfil de aplicación, AArch64, 1–8 núcleos SMP, TrustZone, NEON advanced SIMD, VFPv4, virtualización de hardware, decodificación superescalar de 2 anchos, problema de 3 anchos, canalización de 10 etapas, canalización fuera de servicio, SMT32-64 KB / 32-64 KB L1, 256 KB L2 por núcleo, 4 MB L3 compartidos[68]
Familia ARMArquitectura ARMNúcleo ARMCaracterísticaCaché (I / D), MMUMIPS típico a MHzReferencia

Diseñado por terceros

Estos núcleos implementan el conjunto de instrucciones ARM y fueron desarrollados de forma independiente por empresas con una licencia de arquitectura de ARM.

Familia principalConjunto de instruccionesMicroarquitecturaCaracterísticaCaché (I / D), MMUMIPS típico a MHz
StrongARM
( digital )		ARMv4SA-110Tubería de 5 etapas16 KB / 16 KB, MMU100-233 MHz
1,0 DMIPS / MHz
SA-1100derivado del SA-11016 KB / 8 KB, MMU
Faraday [69]
( Tecnología de Faraday )		ARMv4FA510Tubería de 6 etapasHasta 32 KB / 32 KB de caché, MPU1,26 DMIPS / MHz
100-200 MHz
FA526Hasta 32 KB / 32 KB de caché, MMU1,26 MIPS / MHz
166–300 MHz
FA626Tubería de 8 etapas32 KB / 32 KB de caché, MMU1,35 DMIPS / MHz
500 MHz
ARMv5TEFA606TETubería de 5 etapasSin caché, sin MMU1,22 DMIPS / MHz
200 MHz
FA626TETubería de 8 etapas32 KB / 32 KB de caché, MMU1,43 MIPS / MHz
800 MHz
FMP626TETubería de 8 etapas, SMP1,43 MIPS / MHz
500 MHz
FA726TETubería de 13 etapas, problema dual2,4 DMIPS / MHz
1000 MHz
XScale
( Intel / Marvell )		ARMv5TEXScaleCanalización de 7 etapas, pulgar, instrucciones DSP mejoradas32 KB / 32 KB, MMU133–400 MHz
BulverdeWireless MMX , inalámbrico SpeedStep añadió32 KB / 32 KB, MMU312–624 MHz
Monahans [70]MMX2 inalámbrico agregado32 KB / 32 KB L1, caché L2 opcional de hasta 512 KB, MMUHasta 1,25 GHz
Sheeva
(Marvell)		ARMv5FeroceonPipeline de 5 a 8 etapas, un solo problema16 KB / 16 KB, MMU600-2000 MHz
JolteonPipeline de 5 a 8 etapas, problema dual32 KB / 32 KB, MMU
PJ1 (Mohawk)Canalización de 5 a 8 etapas, un solo problema, Wireless MMX232 KB / 32 KB, MMU1,46 DMIPS / MHz
1,06 GHz
ARMv6 / ARMv7-APJ4Canalización de 6 a 9 etapas, doble emisión, Wireless MMX2, SMP32 KB / 32 KB, MMU2,41 DMIPS / MHz
1,6 GHz
Snapdragon
( Qualcomm )		ARMv7-AEscorpión [71]1 o 2 núcleos. BRAZO / Pulgar / Pulgar-2 / DSP / SIMD / VFPv3 FPU / NEON (128 bits de ancho)256 KB L2 por núcleo2,1 DMIPS / MHz por núcleo
Krait [71]1, 2 o 4 núcleos. BRAZO / Pulgar / Pulgar-2 / DSP / SIMD / VFPv4 FPU / NEON (128 bits de ancho)4 KB / 4 KB L0, 16 KB / 16 KB L1, 512 KB L2 por núcleo3,3 DMIPS / MHz por núcleo
ARMv8-AKryo [72]4 núcleos.?Hasta 2,2 GHz

(6,3 DMIPS / MHz)

Hacha
( manzana )		ARMv7-ARápido [73]2 núcleos. BRAZO / Pulgar / Pulgar-2 / DSP / SIMD / VFPv4 FPU / NEONL1: 32 KB / 32 KB, L2: 1 MB compartido3,5 DMIPS / MHz por núcleo
ARMv8-ACiclón [74]2 núcleos. BRAZO / Pulgar / Pulgar-2 / DSP / SIMD / VFPv4 FPU / NEON / TrustZone / AArch64 . Fuera de servicio, superescalar.L1: 64 KB / 64 KB, L2: 1 MB compartido
SLC: 4 MB		1,3 o 1,4 GHz
ARMv8-ATifón [74] [75]2 o 3 núcleos. BRAZO / Pulgar / Pulgar-2 / DSP / SIMD / VFPv4 FPU / NEON / TrustZone / AArch64L1: 64 KB / 64 KB, L2: 1 MB o 2 MB
SLC compartido : 4 MB		1,4 o 1,5 GHz
ARMv8-ATwister [76]2 núcleos. BRAZO / Pulgar / Pulgar-2 / DSP / SIMD / VFPv4 FPU / NEON / TrustZone / AArch64L1: 64 KB / 64 KB, L2: 2 MB compartido
SLC: 4 MB o 0 MB		1,85 o 2,26 GHz
ARMv8-AHurricane y Zephyr [77]Huracán: 2 o 3 núcleos. AArch64, fuera de servicio, superescalar, 6-decodificación, 6 números,
Zephyr de 9 anchos : 2 o 3 núcleos. AArch64, fuera de servicio, superescalar.		L1: 64 KB / 64 KB, L2: 3 MB u 8 MB compartidos
L1: 32 KB / 32 KB. L2: ninguno
SLC: 4 MB o 0 MB		2,34 o 2,38 GHz
1,05 GHz
ARMv8.2-AMonzón y Mistral [78]Monzón: 2 núcleos. AArch64, fuera de servicio, superescalar, 7-decodificación, edición?, Mistral de 11 anchos
: 4 núcleos. AArch64, fuera de servicio, superescalar. Basado en Swift.		L1I: 128 KB, L1D: 64 KB, L2: 8 MB compartidos
L1: 32 KB / 32 KB, L2: 1 MB compartido
SLC: 4 MB		2,39 GHz
1,70 GHz
ARMv8.3-AVórtice y tempestad [79]Vórtice: 2 o 4 núcleos. AArch64, fuera de servicio, superescalar, 7 decodificación, edición?, 11 de ancho
Tempest: 4 núcleos. AArch64, fuera de servicio, superescalar, 3 decodificación. Basado en Swift.		L1: 128 KB / 128 KB, L2: 8 MB compartidos
L1: 32 KB / 32 KB, L2: 2 MB compartidos
SLC: 8 MB		2,49 GHz
1,59 GHz
ARMv8.4-ARayos y truenos [80]Rayo: 2 núcleos. AArch64, fuera de servicio, superescalar, 7 decodificación, edición?, Thunder de 11 anchos
: 4 núcleos. AArch64, fuera de servicio, superescalar.		L1: 128 KB / 128 KB, L2: 8 MB compartidos
L1: 32 KB / 48 KB, L2: 4 MB compartidos
SLC: 16 MB		2,66 GHz
1,73 GHz
ARMv8.4-ATormenta de fuego y tormenta de hielo [81]Tormenta de fuego: 2 núcleos. AArch64, fuera de servicio, superescalar, 8 decodificación, edición?, Icestorm de 14 anchos
: 4 núcleos. AArch64, fuera de orden, superescalar, 4 decodificación, edición?, 7 de ancho.		L1: 192 KB / 128 KB, L2: 8 MB compartidos
L1: 128 KB / 64 KB, L2: 4 MB compartidos
SLC: 16 MB		2,99 GHz
1,82 GHz
X-Gene
( Micro aplicado )		ARMv8-AX-Gene64 bits, problema cuádruple, SMP, 64 núcleos [82]Caché, MMU, virtualización3 GHz (4,2 DMIPS / MHz por núcleo)
Denver
( Nvidia )		ARMv8-ADenver [83] [84]2 núcleos. AArch64 , superescalar de 7 anchos , en orden, optimización de código dinámico, caché de optimización de 128 MB,
Denver1: 28nm, Denver2: 16nm		Caché I de 128 KB / caché D de 64 KBHasta 2,5 GHz
Carmelo
( Nvidia )		ARMv8.2-ACarmelo [85] [86]2 núcleos. AArch64 , superescalar de 10 anchos , en orden, optimización de código dinámico ,? Caché de optimización de MB,
seguridad funcional, ejecución dual, paridad y ECC		? KB I-cache /? KB D-cachéHasta ? GHz
ThunderX
( Cavium )		ARMv8-AThunderX64 bits, con dos modelos con 8-16 o 24-48 núcleos (× 2 con dos chips)?Hasta 2,2 GHz
K12
( AMD )		ARMv8-AK12 [87]???
Exynos
( Samsung )		ARMv8-AM1 / M2 ("Mangosta") [88]4 núcleos. AArch64, 4 anchos, cuatro números, superescalar, fuera de servicio64 KB I-cache / 32 KB D-cache, L2: 16 vías compartidas 2 MB5.1 DMIPS / MHz

(2,6 GHz)

ARMv8-AM3 ("Suricata") [89]4 núcleos, AArch64, 6 decodificación, 6 números, 6 de ancho. superescalar, fuera de servicio64 KB I-cache / 32 KB D-cache, L2: 8 vías privadas 512 KB, L3: 16 vías compartidas 4 MB?
ARMv8.2-AM4 ("Cheetah") [90]2 núcleos, AArch64, 6 decodificación, 6 números, 6 de ancho. superescalar, fuera de servicio64 KB I-cache / 32 KB D-cache, L2: 8 vías privadas 512 KB, L3: 16 vías compartidas 4 MB?

Cronología del núcleo de ARM

La siguiente tabla enumera cada núcleo por el año en que se anunció. [91] [92] Los núcleos anteriores a ARM7 no se incluyen en esta tabla.

AñoNúcleos clásicosNúcleos de cortezaNúcleos Neoverse
ARM7ARM8ARM9ARM10ARM11MicrocontroladorTiempo realAplicación
(32 bits)		Aplicación
(64 bits)		Aplicación
(64 bits)
1993ARM700
1994ARM710
ARM7DI
ARM7TDMI
1995ARM710a
1996ARM810
1997ARM710T
ARM720T
ARM740T
1998ARM9TDMI
ARM940T
1999ARM9E-S
ARM966E-S
2000ARM920T
ARM922T
ARM946E-S		ARM1020T
2001ARM7TDMI-S
ARM7EJ-S		ARM9EJ-S
ARM926EJ-S		ARM1020E
ARM1022E
2002ARM1026EJ-SARM1136J (F) -S
2003ARM968E-SARM1156T2 (F) -S
ARM1176JZ (F) -S
2004Corteza-M3
2005ARM11MPCorteza-A8
2006ARM996HS
2007Corteza-M1Corteza-A9
2008
2009Corteza-M0Corteza-A5
2010Corteza-M4 (F)Corteza-A15
2011Corteza-R4
Corteza-R5
Corteza-R7		Corteza-A7
2012Corteza-M0 +Corteza-A53
Corteza-A57
2013Corteza-A12
2014Corteza-M7 (F)Corteza-A17
2015Corteza-A35
Corteza-A72
2016Corteza-M23
Corteza-M33 (F)		Corteza-R8
Corteza-R52		Corteza-A32Corteza-A73
2017Corteza-A55
Corteza-A75
2018Corteza-M35P (F)Corteza-A65AE
Corteza-A76
Corteza-A76AE
2019Corteza-A77Neoverse E1
Neoverse N1
2020Corteza-M55 (F)Corteza-R82Corteza-A78
Corteza-X1 [93]		Neoverse V1 [94]
2021Corteza-A510
Corteza-A710
Corteza-X2		Neoverse N2

Ver también

  • Comparación de núcleos ARMv7-A
  • Comparación de núcleos ARMv8-A
  • Lista de aplicaciones de núcleos ARM
  • Arquitectura ARM

Referencias

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Lectura adicional