La administración de energía en estado activo ( ASPM ) es un mecanismo de administración de energía para que los dispositivos PCI Express obtengan ahorros de energía mientras están en un estado completamente activo. Principalmente, esto se logra mediante la administración de energía del enlace de estado activo; es decir, el enlace serial PCI Express se apaga cuando no hay tráfico a través de él. Normalmente se usa en computadoras portátiles y otros dispositivos móviles de Internet para prolongar la vida útil de la batería.
A medida que los dispositivos de bus PCIe basados en serie , como IEEE1394 (FireWire), se vuelven menos activos, es posible que el sistema de administración de energía de la computadora aproveche la oportunidad para reducir el consumo general de energía colocando el enlace PHY en un modo de bajo consumo e instruyendo otros dispositivos en el enlace para seguir su ejemplo. Esto generalmente se administra mediante el software de administración de energía del sistema operativo o mediante el BIOS , por lo que se pueden configurar diferentes configuraciones para el modo de batería de la computadora portátil en comparación con el funcionamiento desde el cargador de batería . El modo de bajo consumo a menudo se logra reduciendo o incluso deteniendo el reloj del bus serie, así como posiblemente apagando el dispositivo PHY.
Si bien ASPM trae una reducción en el consumo de energía, también puede resultar en una mayor latencia ya que el bus serial necesita ser 'despertado' desde el modo de bajo consumo, posiblemente reconfigurado y restablecido el enlace de host a dispositivo. Esto se conoce como latencia de salida de ASPM y consume un tiempo valioso que puede resultar molesto para el usuario final si es demasiado obvio cuando ocurre. Sin embargo, esto puede ser aceptable para la informática móvil cuando la duración de la batería es crítica.
Actualmente, la especificación PCIe 2.0 especifica dos modos de bajo consumo; Modo L0s y L1. L0s se refiere a la configuración del modo de bajo consumo para una dirección del enlace serie únicamente, generalmente aguas abajo del controlador PHY. L1 apaga el enlace PCIe por completo, incluida la señal del reloj de referencia, hasta que se afirma una señal dedicada (CLKREQ #), y da como resultado mayores reducciones de potencia, aunque con la penalización de una mayor latencia de salida.
Ver también
enlaces externos
- "Especificaciones PCI Express" . PCI-SIG .
- "Opcionalidad de ASPM (que afecta a la revisión 2.1 de la especificación básica de PCIe)" (PDF) . PCI-SIG . 2009-06-19. Archivado desde el original (PDF) el 27 de junio de 2016 . Consultado el 16 de julio de 2016 .