La verificación analógica es una metodología para realizar la verificación funcional en circuitos y sistemas integrados analógicos , de señal mixta y de RF en un chip . [1] La discusión sobre la verificación analógica comenzó en 2005 cuando se empezó a reconocer que la parte analógica de los chips grandes de señal mixta se había vuelto tan compleja que un número significativo y cada vez mayor de estos chips se estaba diseñando con errores funcionales en la parte analógica. que les impidió funcionar correctamente.
Detalles técnicos
La verificación analógica se basa en la idea de que la simulación de nivel de transistor siempre será demasiado lenta para proporcionar una verificación funcional adecuada. En cambio, es necesario construir modelos simples y eficientes de los bloques que componen la parte analógica del diseño y usarlos para verificar el diseño. Por lo general, esos modelos se escriben en Verilog o Verilog-AMS , pero también se pueden escribir en VHDL o VHDL-AMS . Sin embargo, no basta con utilizar un modelo funcional sencillo. También es necesario construir un banco de pruebas de autocomprobación integral, que ejercite a fondo el diseño y compare su respuesta con una especificación del diseño previamente escrita. Además, este banco de pruebas debe aplicarse a su vez tanto al modelo como al diseño. En este caso, el diseño se representa con un esquema a nivel de transistor. Si tanto el modelo como el diseño pasan todas las pruebas, y si el banco de pruebas es completo, esto confirma que el modelo es consistente con el diseño y que el diseño es consistente con la especificación.
La aplicación de un banco de pruebas integral para una unidad funcional analógica todo como un audio codec , el poder de gestión de IC , la unidad de gestión de energía , serdes , o transceptor RF, representada a nivel de transistor, es poco práctico. Entonces, en cambio, la verificación procede jerárquicamente. Primero se construyen modelos simples y bancos de prueba para bloques individuales. Los bancos de pruebas a nivel de bloque se utilizan para confirmar que los modelos coinciden con la implementación de los bloques y que la implementación coincide con la especificación a nivel de bloque. Luego, se construyen bancos de prueba para toda la unidad funcional analógica y se aplican al esquema de nivel superior de esa unidad con los bloques representados con sus modelos ahora verificados. Para mejorar aún más las pruebas, se puede realizar una simulación de nivel mixto, donde el banco de pruebas para la unidad funcional se aplica con uno o dos bloques a nivel de transistor, y todos los demás a nivel de modelo.
Referencias
- ^ Henry Chang y Ken Kundert. Verificación de diseños de circuitos integrados de RF y analógicos complejos . Actas del IEEE , febrero de 2007.