En el diseño de circuitos integrados , la lógica dinámica (o, a veces , la lógica sincronizada ) es una metodología de diseño en circuitos lógicos combinatorios , en particular los implementados en la tecnología MOS . Se distingue de la llamada lógica estática por explotar el almacenamiento temporal de información en capacitancias parásitas y de puerta. [1] Fue popular en la década de 1970 y ha visto un resurgimiento reciente en el diseño de electrónica digital de alta velocidad , en particular CPU de computadora . Los circuitos lógicos dinámicos suelen ser más rápidos que los estáticos y requieren menos superficie, pero son más difíciles de diseñar. La lógica dinámica tiene una mayortasa de alternancia [ aclaración necesaria ] que la lógica estática [2] pero las cargas capacitivas que se alternan son más pequeñas [3] por lo que el consumo de energía general de la lógica dinámica puede ser mayor o menor dependiendo de varias compensaciones. Cuando se hace referencia a una familia lógica particular , el adjetivo dinámico suele ser suficiente para distinguir la metodología de diseño, por ejemplo, CMOS dinámico [4] o diseño SOI dinámico . [2]
La lógica dinámica se distingue de la llamada lógica estática en que la lógica dinámica utiliza una señal de reloj en su implementación de circuitos lógicos combinacionales . El uso habitual de una señal de reloj es sincronizar transiciones en circuitos lógicos secuenciales . Para la mayoría de las implementaciones de lógica combinacional, ni siquiera se necesita una señal de reloj.
La terminología estática/dinámica utilizada para referirse a los circuitos combinatorios no debe confundirse con la forma en que se utilizan los mismos adjetivos para distinguir los dispositivos de memoria, por ejemplo, la RAM estática de la RAM dinámica . [5]
En el contexto del diseño lógico, el término lógica dinámica se usa más comúnmente en comparación con la lógica sincronizada , ya que aclara la distinción entre este tipo de diseño y la lógica estática . Para confundir aún más el asunto, la lógica sincronizada a veces se usa como sinónimo de lógica secuencial . Este uso no es estándar y debe evitarse.
La mayor diferencia entre la lógica estática y la dinámica es que, en la lógica dinámica, se utiliza una señal de reloj para evaluar la lógica combinacional . En la mayoría de los tipos de diseño lógico, denominados lógicos estáticos , en todo momento hay algún mecanismo para llevar la salida a un nivel alto o bajo. En muchos de los estilos lógicos populares, como TTL y CMOS tradicional , este principio se puede reformular como una declaración de que siempre hay una ruta de CC de baja impedancia entre la salida y el voltaje de suministro o la tierra . Como nota al margen, por supuesto, hay una excepción en esta definición en el caso de salidas de alta impedancia , como unbúfer de tres estados ; sin embargo, incluso en estos casos, el circuito está diseñado para usarse dentro de un sistema más grande donde algún mecanismo impulsará la salida, y no califican como distintos de la lógica estática.
Por el contrario, en la lógica dinámica , no siempre hay un mecanismo que impulse la salida hacia arriba o hacia abajo. En la versión más común de este concepto, la salida aumenta o disminuye durante distintas partes del ciclo del reloj. Durante los intervalos de tiempo en los que la salida no está activa, la capacitancia parásita hace que mantenga un nivel dentro de algún rango de tolerancia del nivel activado.