Verificación de alto nivel ( HLV ), o sistema electrónico de nivel ( ESL ) de verificación , es la tarea para verificar ESL diseños alto nivel de abstracción, es decir, es la tarea para verificar un modelo que representa hardware por encima de nivel de registro de transferencia (RTL ) nivel abstracto. Para la síntesis de alto nivel ( síntesis HLS o C), HLV es para HLS como verificación funcional es para síntesis lógica .
El diseño de hardware digital electrónico ha evolucionado desde la abstracción de bajo nivel en el nivel de la puerta hasta el nivel de transferencia de registro (RTL), el nivel de abstracción por encima de RTL se denomina comúnmente nivel alto, ESL o nivel conductual / algorítmico.
En la síntesis de alto nivel , los diseños de comportamiento / algorítmicos en código ANSI C / C ++ / SystemC se sintetizan en RTL, que luego se sintetiza en el nivel de puerta a través de la síntesis lógica . La verificación funcional es la tarea para asegurarse de que un diseño a nivel de puerta o RTL se ajuste a una especificación. A medida que la síntesis lógica madura, la mayor parte de la verificación funcional se realiza en la abstracción superior, es decir, en el nivel RTL, la corrección de la herramienta de síntesis lógica en el proceso de traducción de la descripción RTL a la lista de redes de puertas es menos preocupante en la actualidad.
La síntesis de alto nivel sigue siendo una tecnología emergente, por lo que la verificación de alto nivel tiene en la actualidad dos áreas importantes en desarrollo.
- para validar HLS es correcto en el proceso de traducción, es decir, para validar el diseño antes y después de que HLS sean equivalentes, generalmente a través de métodos formales
- para verificar que un diseño en código ANSI C / C ++ / SystemC se ajuste a una especificación, generalmente mediante simulación lógica .
Terminología
Historia
Áreas de producto
- Solución formal: Verifique modelos de alto nivel con diseños RTL
- Solución de simulación: generación inteligente de estímulos, cobertura funcional y de código, comprobador de afirmaciones temporales
Ver también
Referencias
- 1800-2005: estándar IEEE para System Verilog: lenguaje unificado de diseño, especificación y verificación de hardware . 2005. doi : 10.1109 / IEEESTD.2005.97972 . ISBN 0-7381-4810-5.
- Accellera PSL v1.1 LRM, Accellera
- "Aserción Native SystemC para verificación de propiedad OCP" www.nascug.org
- "Comprobando el cumplimiento de TLM2.0, ¿por qué molestarse?" www.nascug.org
enlaces externos
- Accellera (anteriormente OSCI; Iniciativa Open SystemC)