Interconexión Intel QuickPath
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La interconexión de Intel QuickPath ( QPI ) [1] [2] es un punto-a-punto procesador de interconexión desarrollado por Intel que sustituyó al bus frontal (FSB) en Xeon , Itanium , y ciertas plataformas de escritorio a partir de 2008. Se incrementó la escalabilidad y el ancho de banda disponible. Antes del anuncio del nombre, Intel se refirió a él como Common System Interface ( CSI ). [3] Las encarnaciones anteriores se conocían como Yet Another Protocol (YAP) y YAP +.

QPI 1.1 es una versión significativamente renovada introducida con Sandy Bridge-EP ( plataforma Romley ). [4]

QPI fue reemplazado por Intel Ultra Path Interconnect (UPI) en los procesadores Skylake -SP Xeon basados ​​en el socket LGA 3647 . [5]

Fondo

Aunque a veces se le llama "bus", QPI es una interconexión punto a punto. Fue diseñado para competir con HyperTransport que había sido utilizado por Advanced Micro Devices (AMD) desde alrededor de 2003. [6] [7] Intel desarrolló QPI en su Massachusetts Microprocessor Design Center (MMDC) por miembros de lo que había sido el Alpha Development Group. , que Intel había adquirido de Compaq y HP y, a su vez, provenía originalmente de Digital Equipment Corporation (DEC). [8] Su desarrollo se había informado ya en 2004. [9]

Intel primera entrega para los procesadores de escritorio en noviembre de 2008 en la i7-9xx Intel Core y X58 chipset . Fue lanzado en los procesadores Xeon con el nombre en código Nehalem en marzo de 2009 y en los procesadores Itanium en febrero de 2010 (con el nombre en código Tukwila). [10]

Implementación

QPI es un componente fundamental en la microarquitectura Nehalem de Intel

El QPI es un elemento de una arquitectura de sistema que Intel llama arquitectura QuickPath que implementa lo que Intel llama tecnología QuickPath . [11] En su forma más simple en una placa base de un solo procesador, se usa un solo QPI para conectar el procesador al IO Hub (por ejemplo, para conectar un Intel Core i7 a un X58 ). En instancias más complejas de la arquitectura, los pares de enlaces QPI separados conectan uno o más procesadores y uno o más concentradores de E / S o concentradores de enrutamiento en una red en la placa base, lo que permite que todos los componentes accedan a otros componentes a través de la red. Al igual que con HyperTransport, la arquitectura QuickPath asume que los procesadores tendrán controladores de memoria integradosy habilita una arquitectura de acceso a memoria no uniforme (NUMA).

Cada QPI comprende dos enlaces de datos punto a punto de 20 carriles, uno en cada dirección ( dúplex completo ), con un par de relojes separado en cada dirección, para un total de 42 señales. Cada señal es un par diferencial , por lo que el número total de pines es 84. Los 20 carriles de datos se dividen en cuatro "cuadrantes" de 5 carriles cada uno. La unidad básica de transferencia es el flit de 80 bits , que tiene 8 bits para la detección de errores, 8 bits para el "encabezado de la capa de enlace" y 64 bits para los datos. Un giro de 80 bits se transfiere en dos ciclos de reloj (cuatro transferencias de 20 bits, dos por tic de reloj). Los anchos de banda QPI se anuncian calculando la transferencia de 64 bits (8 bytes) de datos cada dos ciclos de reloj en cada dirección. [8]

Aunque las implementaciones iniciales utilizan enlaces únicos de cuatro cuadrantes, la especificación QPI permite otras implementaciones. Cada cuadrante se puede utilizar de forma independiente. En servidores de alta confiabilidad, un enlace QPI puede operar en modo degradado. Si falla una o más de las 20 + 1 señales, la interfaz funcionará usando 10 + 1 o incluso 5 + 1 señales restantes, incluso reasignando el reloj a una señal de datos si el reloj falla. [8] La implementación inicial de Nehalem utilizó una interfaz completa de cuatro cuadrantes para lograr 25,6 GB / s, que proporciona exactamente el doble del ancho de banda teórico del FSB de 1600 MHz de Intel utilizado en el chipset X48.

Aunque algunos procesadores Core i7 de gama alta exponen QPI, otros procesadores Nehalem de escritorio y móviles "convencionales" destinados a placas de un solo socket (por ejemplo, LGA 1156 Core i3, Core i5 y otros procesadores Core i7 de Lynnfield / Clarksfield y familias sucesoras) no exponga QPI externamente, porque estos procesadores no están diseñados para participar en sistemas de múltiples sockets.

Sin embargo, QPI se usa internamente en estos chips para comunicarse con el " uncore ", que es parte del chip que contiene los controladores de memoria, PCI Express del lado de la CPU y GPU, si está presente; el uncore puede estar o no en el mismo dado que el núcleo de la CPU, por ejemplo, está en un dado separado en Clarkdale / Arrandale, con sede en Westmere . [12] [13] [14] [15] : 3 

En los chips de un solo socket posteriores a 2009, comenzando con Lynnfield, Clarksfield, Clarkdale y Arrandale, las funciones tradicionales de Northbridge están integradas en estos procesadores, que por lo tanto se comunican externamente a través de las interfaces DMI y PCI Express más lentas .

Por lo tanto, no hay necesidad de incurrir en el gasto de exponer la (antigua) interfaz de bus frontal a través del zócalo del procesador. [dieciséis]

Aunque el vínculo QPI núcleo-uncore no está presente en los procesadores Sandy Bridge de escritorio y móviles (como lo estaba en Clarkdale, por ejemplo), la interconexión de anillo interno entre los núcleos en el dado también se basa en los principios detrás de QPI, al menos hasta ahora en lo que respecta a la coherencia de la caché . [15] : 10 

Especificaciones de frecuencia

QPI funciona a una frecuencia de reloj de 2,4 GHz, 2,93 GHz, 3,2 GHz, 3,6 GHz, 4,0 GHz o 4,8 GHz (las frecuencias de 3,6 GHz y 4,0 GHz se introdujeron con la plataforma Sandy Bridge-E / EP y 4,8 GHz con Haswell-E / Plataforma EP). La frecuencia de reloj para un enlace en particular depende de las capacidades de los componentes en cada extremo del enlace y las características de la señal de la ruta de la señal en la placa de circuito impreso. Los procesadores Core i7 9xx no extremos están restringidos a una frecuencia de 2,4 GHz en los relojes de referencia estándar.

Las transferencias de bits ocurren en los flancos ascendente y descendente del reloj, por lo que la tasa de transferencia es el doble de la tasa de reloj.

Intel describe el rendimiento de datos (en GB / s) contando solo la carga útil de datos de 64 bits en cada movimiento de 80 bits. Sin embargo, Intel duplica el resultado porque el par de enlaces de envío y recepción unidireccionales puede estar activo simultáneamente. Por lo tanto, Intel describe un par de enlaces QPI de 20 carriles (envío y recepción) con un reloj de 3,2 GHz con una velocidad de datos de 25,6 GB / s. Una frecuencia de reloj de 2,4 GHz produce una velocidad de datos de 19,2 GB / s. De manera más general, según esta definición, un QPI de dos enlaces y 20 carriles transfiere ocho bytes por ciclo de reloj, cuatro en cada dirección.

La tasa se calcula de la siguiente manera:

3,2 GHz
× 2 bits / Hz (velocidad de datos doble)
× 16 (20) (bits de datos / ancho de enlace QPI)
× 2 (envío y recepción unidireccionales operando simultáneamente)
÷ 8 (bits / byte)
= 25,6 GB / s

Capas de protocolo

QPI se especifica como una arquitectura de cinco capas , con capas físicas, de enlace, de enrutamiento, de transporte y de protocolo separadas. [1] En dispositivos diseñados solo para uso QPI punto a punto sin reenvío, como los procesadores Core i7-9xx y Xeon DP, la capa de transporte no está presente y la capa de enrutamiento es mínima.

Capa fisica
La capa física comprende el cableado real y los transmisores y receptores diferenciales, además de la lógica de nivel más bajo que transmite y recibe la unidad de la capa física. La unidad de la capa física es el "phit" de 20 bits. La capa física transmite un "phit" de 20 bits usando un solo borde de reloj en 20 carriles cuando los 20 carriles están disponibles, o en 10 o 5 carriles cuando el QPI se reconfigura debido a una falla. Tenga en cuenta que, además de las señales de datos, se envía una señal de reloj desde el transmisor al receptor (lo que simplifica la recuperación del reloj a expensas de pines adicionales).
Capa de enlace
La capa de enlace es responsable de enviar y recibir flits de 80 bits. Cada movimiento se envía a la capa física como cuatro phits de 20 bits. Cada movimiento contiene un CRC de 8 bits generado por el transmisor de la capa de enlace y una carga útil de 72 bits. Si el receptor de la capa de enlace detecta un error de CRC, el receptor notifica al transmisor mediante un movimiento rápido en el enlace de retorno del par y el transmisor reenvía el movimiento. La capa de enlace implementa el control de flujoutilizando un esquema de crédito / débito para evitar que el búfer del receptor se desborde. La capa de enlace admite seis clases diferentes de mensajes para permitir que las capas superiores distingan los movimientos de datos de los mensajes que no son de datos, principalmente para mantener la coherencia de la caché. En implementaciones complejas de la arquitectura QuickPath, la capa de enlace se puede configurar para mantener flujos separados y control de flujo para las diferentes clases. No está claro si esto es necesario o implementado para implementaciones de un solo procesador y de doble procesador.
Capa de enrutamiento
La capa de enrutamiento envía una unidad de 72 bits que consta de un encabezado de 8 bits y una carga útil de 64 bits. El encabezado contiene el destino y el tipo de mensaje. Cuando la capa de enrutamiento recibe una unidad, examina sus tablas de enrutamiento para determinar si la unidad ha llegado a su destino. Si es así, se entrega a la siguiente capa superior. De lo contrario, se envía en el QPI de salida correcto. En un dispositivo con solo un QPI, la capa de enrutamiento es mínima. Para implementaciones más complejas, las tablas de enrutamiento de la capa de enrutamiento son más complejas y se modifican dinámicamente para evitar enlaces QPI fallidos.
Capa de transporte
La capa de transporte no es necesaria y no está presente en dispositivos que están destinados únicamente a conexiones punto a punto. Esto incluye el Core i7. La capa de transporte envía y recibe datos a través de la red QPI de sus pares en otros dispositivos que pueden no estar conectados directamente (es decir, los datos pueden haber sido enrutados a través de un dispositivo intermedio). La capa de transporte verifica que los datos estén completos, y si no, solicita la retransmisión de su par.
Capa de protocolo
La capa de protocolo envía y recibe paquetes en nombre del dispositivo. Un paquete típico es una fila de memoria caché. La capa de protocolo también participa en el mantenimiento de la coherencia de la caché enviando y recibiendo mensajes de coherencia de la caché.

Ver también

  • Bus de interfaz elástica
  • Frente del lado del bus
  • HyperTransport
  • Lista de anchos de banda de dispositivos
  • PCI-Express
  • RapidIO

Referencias

  1. ^ a b "Introducción a la interconexión Intel QuickPath" (PDF) . Corporación Intel. 30 de enero de 2009 . Consultado el 14 de junio de 2011 .
  2. ^ Informe DailyTech Archivado el 17 de octubre de 2013 en Wayback Machine , consultado el 21 de agosto de 2007
  3. ^ Eva Glass (16 de mayo de 2007). "Revelado el nombre de Intel CSI: lento, lento, rápido rápido lento" . El indagador . Archivado desde el original el 10 de junio de 2012 . Consultado el 13 de septiembre de 2013 .CS1 maint: URL no apta ( enlace )
  4. ↑ David Kanter (20 de julio de 2011). "Evolución de la ruta rápida de Intel" . Realworldtech.com . Consultado el 21 de enero de 2014 .
  5. ^ SoftPedia: Intel planea reemplazar Xeon con su nueva súper plataforma "Purley" basada en Skylake
  6. ^ Gabriel Torres (25 de agosto de 2008). "Todo lo que necesita saber sobre la interconexión QuickPath (QPI)" . Secretos de hardware . Consultado el 23 de enero de 2017 .
  7. ^ Charlie Demerjian (13 de diciembre de 2005). "Intel Intel se pone las bragas en un giro sobre Tanglewood" . El indagador . Archivado desde el original el 3 de septiembre de 2010 . Consultado el 13 de septiembre de 2013 .CS1 maint: URL no apta ( enlace )
  8. ↑ a b c David Kanter (28 de agosto de 2007). "La interfaz del sistema común: futura interconexión de Intel" . Tecnología del mundo real . Consultado el 14 de agosto de 2014 .
  9. ^ Eva Glass (12 de diciembre de 2004). "Whitefield de Intel tiene forma de IA-32 de cuatro núcleos" . El indagador . Archivado desde el original el 24 de mayo de 2009 . Consultado el 13 de septiembre de 2013 .CS1 maint: URL no apta ( enlace )
  10. ^ David Kanter (5 de mayo de 2006). "Tukwila de Intel confirmado para ser Quad Core" . Tecnología del mundo real . Archivado desde el original el 10 de mayo de 2012 . Consultado el 13 de septiembre de 2013 .
  11. ^ "Intel demuestra el primer chip de 32 nm de la industria y la arquitectura de microprocesador Nehalem de próxima generación" . Archivado desde el original el 2 de enero de 2008 . Consultado el 31 de diciembre de 2007 .
  12. ↑ Chris Angelini (7 de septiembre de 2009). "QPI, memoria integrada, PCI Express y LGA 1156 - Intel Core i5 y Core i7: Mainstream Magnum Opus de Intel" . Tomshardware.com . Consultado el 21 de enero de 2014 .
  13. ^ Publicado el 25 de enero de 2010 por Richard Swinburne (25 de enero de 2010). "Característica - Rendimiento de gráficos Intel GMA HD" . bit-tech.net . Consultado el 21 de enero de 2014 .
  14. ^ "Chip de CPU y GPU Intel Clarkdale 32nm comparado (nuevamente) - CPU - Característica" . HEXUS.net. 2009-09-25 . Consultado el 21 de enero de 2014 .
  15. ↑ a b Oded Lempel (28 de julio de 2013). "Familia de procesadores Intel Core de segunda generación: Intel Core i7, i5 e i3" (PDF) . hotchips.org . Consultado el 21 de enero de 2014 .
  16. ^ Lily Looi, Stephan Jourdan, Transitioning the Intel® Next Generation Microarchitectures (Nehalem and Westmere) into the Mainstream , Hot Chips 21, 24 de agosto de 2009

enlaces externos

  • Introducción a la interconexión Intel QuickPath
  • Descripción general de la interconexión Intel QuickPath (PDF)
  • Lo que necesita saber sobre la CPU Nehalem de Intel , Ars Technica , 9 de abril de 2008, por Jon Stokes
  • Primer vistazo a la microarquitectura de Nehalem: Bus QPI , 2 de noviembre de 2008, por Ilya Gavrichenkov
  • The Common System Interface: Intel's Future Interconnect , 28 de agosto de 2007, por David Kanter
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