Cierre de temporización que es el proceso por el que un diseño de la lógica que consiste en elementos primitivos, tales como puertas lógicas combinatoria ( and
, or
, not
, nand
,nor
, etc.) y las puertas lógicas secuenciales (flip flops, pestillos, memorias) se modifican para cumplir con sus requisitos de temporización. A diferencia de un programa de computadora donde no hay un retraso explícito para realizar un cálculo, los circuitos lógicos tienen retrasos intrínsecos y bien definidos para propagar las entradas a las salidas. En casos simples, el usuario puede calcular el retardo de la ruta entre elementos manualmente. Si el diseño tiene más de una docena de elementos, esto no es práctico. Por ejemplo, el retardo de tiempo a lo largo de una ruta desde la salida de un D-Flip Flop, a través de puertas lógicas combinatorias, luego a la siguiente entrada D-Flip Flop debe satisfacer (ser menor que) el período de tiempo entre la sincronización de pulsos de reloj a los dos. chancletas. Cuando el retraso a través de los elementos es mayor que el tiempo del ciclo del reloj, se dice que los elementos están en la ruta crítica.. El circuito no funcionará cuando el retardo de la ruta exceda el retardo del ciclo del reloj, por lo que modificar el circuito para eliminar la falla de sincronización (y eliminar la ruta crítica) es una parte importante de la tarea del ingeniero de diseño lógico. La ruta crítica también define el retardo máximo en todas las rutas de registro a registro múltiples, y no necesita ser mayor que el tiempo del ciclo del reloj. Después de cumplir con el cierre de temporización, uno de los métodos para mejorar el rendimiento del circuito es insertar un registro entre la ruta combinatoria de la ruta crítica. Esto podría mejorar el rendimiento, pero aumenta la latencia total (número máximo de registros desde la ruta de entrada a la salida) del circuito.
Muchas veces, los cambios de circuito lógico son manejados por herramientas EDA del usuario basadas en directivas de restricción de tiempo preparadas por un diseñador. El término también se usa para el objetivo que se logra, cuando dicho diseño ha llegado al final del flujo y se satisfacen sus requisitos de tiempo.
Los pasos principales del flujo de diseño, que pueden estar involucrados en este proceso, son la síntesis lógica , la ubicación , la síntesis del árbol de reloj y el enrutamiento . Con las tecnologías actuales, todos ellos deben ser conscientes de la sincronización para que un diseño cumpla adecuadamente con sus requisitos de sincronización, pero con tecnologías en el rango del micrómetro, solo las herramientas de síntesis lógica EDA tenían ese requisito previo.
Sin embargo, incluso si el conocimiento del tiempo se extendiera a todos estos pasos a partir de principios bien establecidos utilizados para la síntesis lógica, las dos fases, lógica y física, del proceso de cierre del tiempo son manejadas convencionalmente por diferentes equipos de diseño y diferentes herramientas EDA. Design Compiler de Synopsys, Encounter RTL Compiler de Cadence Design Systems y BlastCreate de Magma Design Automation son ejemplos de herramientas de síntesis lógica. IC Compiler de Synopsys, SoC Encounter de Cadence Design Systems y Blast Fusion de Magma Design Automation son ejemplos de herramientas capaces de realizar una ubicación consciente del tiempo, síntesis de árbol de reloj y enrutamiento y, por lo tanto, se utilizan para el cierre de tiempo físico .
Cuando el usuario requiere el circuito para cumplir con las limitaciones de tiempo excepcionalmente difíciles, puede ser necesario utilizar la máquina de aprendizaje [1] programas para encontrar un conjunto óptimo de la síntesis de FPGA, mapa, el lugar y los parámetros de configuración de la herramienta ruta que asegura el circuito se cerrará tiempo.
Un requisito de tiempo debe traducirse en una restricción de tiempo estática para que una herramienta EDA pueda manejarlo.
Ver también
Referencias
- Phy-TC.Com . Este artículo se deriva del documento Cierre temporal de Alessandro Uber.
- ^ Yanghua, Que (2016). "Impulsar la convergencia del cierre temporal mediante la selección de funciones en un enfoque basado en el aprendizaje" (PDF) . Archivado desde el original (PDF) el 18 de septiembre de 2017.