El UltraSPARC III , cuyo nombre en código es "Cheetah", es un microprocesador que implementa la arquitectura de conjunto de instrucciones (ISA) SPARC V9 desarrollada por Sun Microsystems y fabricada por Texas Instruments . Fue introducido en 2001 y opera de 600 a 900 MHz. Fue sucedido por el UltraSPARC IV en 2004. Gary Lauterbach fue el arquitecto jefe.
Información general | |
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Diseñada por | Microsistemas solares |
Actuación | |
Max. Frecuencia de reloj de la CPU | 600 MHz a 900 MHz |
Arquitectura y clasificación | |
Conjunto de instrucciones | SPARC V9 |
Especificaciones físicas | |
Núcleos |
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Historia | |
Predecesor | UltraSPARC II |
Sucesor | UltraSPARC IV |
Historia
Cuando se presentó en el '97 Microprocessor Forum, la fecha probable de presentación del UltraSPARC III era 1999, y habría competido con Alpha 21264 de Digital Equipment Corporation e Itanium de Intel (Merced). Este no fue el caso, ya que se retrasó hasta 2001. A pesar de llegar tarde, Microprocessor Report le otorgó el premio Analysts 'Choice Award al mejor servidor / procesador de estación de trabajo de 2001 por sus características de multiprocesamiento .
Descripción
El UltraSPARC III es un microprocesador superescalar en orden . El UltraSPARC III fue diseñado para un rendimiento de multiprocesamiento de memoria compartida y tiene varias características que ayudan a lograr ese objetivo: un controlador de memoria integrado y un bus de multiprocesamiento dedicado.
Obtiene hasta cuatro instrucciones por ciclo de la caché de instrucciones. Las instrucciones decodificadas se envían a una unidad de despacho hasta seis a la vez. La unidad de despacho emite las instrucciones a las unidades de ejecución apropiadas en función de la disponibilidad de recursos y operandos. Los recursos de ejecución consistieron en dos unidades lógicas aritméticas (ALU), una unidad de carga y almacenamiento y dos unidades de coma flotante. Una de las ALU solo puede ejecutar instrucciones y cargas de enteros simples. Las dos unidades de coma flotante tampoco son iguales. Uno solo puede ejecutar instrucciones simples como sumas mientras que el otro ejecuta multiplica, divide y cuadra las raíces.
Cache
El UltraSPARC III tiene cachés de datos e instrucciones primarias divididas. La caché de instrucciones tiene una capacidad de 32 KB. El caché de datos tiene una capacidad de 64 KB y es asociativo de conjuntos de cuatro vías con una línea de caché de 32 bytes. La caché L2 externa tiene una capacidad máxima de 8 MB. Se accede a él a través de un bus dedicado de 256 bits que funciona a hasta 200 MHz para un ancho de banda máximo de 6,4 GB / s. El caché está construido con memoria de acceso aleatorio estático síncrono sincronizado a frecuencias de hasta 200 MHz. Las etiquetas de caché L2 se encuentran en la matriz para permitir que se registren en la frecuencia de reloj del microprocesador. Esto aumenta el ancho de banda para acceder a las etiquetas de caché, lo que permite que UltraSPARC escale fácilmente a frecuencias de reloj más altas. Parte del ancho de banda aumentado para las etiquetas de caché es utilizado por el tráfico de coherencia de caché, que es necesario en los sistemas multiprocesador en los que está diseñado UltraSPARC III. Como la capacidad máxima de la caché L2 es de 8 MB, las etiquetas de caché L2 son 90 KB de tamaño.
Interfaz externa
La interfaz externa consta de un bus de datos de 128 bits y un bus de direcciones de 43 bits que funciona a 150 MHz. El bus de datos no se utiliza para acceder a la memoria, sino a la memoria de otros microprocesadores y los dispositivos de E / S compartidos.
Controlador de memoria
El UltraSPARC tiene un controlador de memoria integrado e implementa un bus dedicado de 128 bits que opera a 150 MHz para acceder a hasta 4 GB de memoria "local". El controlador de memoria integrado se usa para reducir la latencia y así mejorar el rendimiento, a diferencia de otros microprocesadores UltraSPARC que usan la función para reducir costos.
Físico
El UltraSPARC III constaba de 16 millones de transistores, de los cuales el 75% están contenidos en cachés y etiquetas. Inicialmente fue fabricado por Texas Instruments en su proceso C07a, un proceso complementario de semiconductores de óxido de metal (CMOS) con un tamaño de característica de 0,18 μm y seis niveles de interconexión de aluminio . En 2001, se fabricó en un proceso de 0,13 μm con interconexiones de aluminio . Esto le permitió operar de 750 a 900 MHz. La matriz se empaqueta utilizando el método de conexión de chip de colapso controlado y es el primer microprocesador de Sun en hacerlo. A diferencia de la mayoría de los otros microprocesadores unidos de esa manera, la mayoría de las protuberancias de soldadura se colocan en un anillo periférico en lugar de distribuirse a lo largo de la matriz. Estaba empaquetado en un paquete de matriz de red terrestre (LGA) de 1368 plataformas .
UltraSPARC III Cu
El UltraSPARC III Cu , cuyo nombre en código es "Cheetah +", es un desarrollo posterior del UltraSPARC III original que operaba a frecuencias de reloj más altas de 1002 a 1200 MHz. Tiene un tamaño de matriz de 232 mm 2 y fue fabricado en un proceso CMOS de metalización de cobre de 7 capas de 0,13 μm por Texas Instruments. Estaba empaquetado en un paquete LGA de cerámica de 1368 almohadillas.
UltraSPARC IIIi
El UltraSPARC IIIi, cuyo nombre en código es "Jalapeño", es un derivado del UltraSPARC III para estaciones de trabajo y servidores de gama baja (uno a cuatro procesadores) introducido en 2003. Opera de 1064 a 1593 MHz, tiene una caché L2 en la matriz y un controlador de memoria integrado, y es capaz de multiprocesamiento de cuatro vías con un bus de sistema sin pegamento optimizado para la función. Contiene 87,5 millones de transistores y tiene una matriz de 178,5 mm 2 . Fue fabricado por Texas Instruments en un proceso CMOS de metal (cobre) de siete capas de 0,13 μm con dieléctrico de baja k.
El UltraSPARC IIIi tiene una caché L2 unificada de 1 MB que opera a la mitad de la frecuencia de reloj del microprocesador. Como tal, tiene una latencia de seis ciclos y un rendimiento de dos ciclos. La carga para usar la latencia es de 15 ciclos. El almacén de etiquetas está protegido por paridad y los datos por ECC. Por cada línea de caché de 64 bytes, hay 36 bits ECC, lo que permite la corrección de errores de un bit y la detección de cualquier error dentro de cuatro bits. La caché es asociativa por conjuntos de cuatro vías, tiene un tamaño de línea de 64 bytes y está indexada y etiquetada físicamente. Utiliza una celda SRAM de 2,76 μm 2 y consta de 63 millones de transistores.
El controlador de memoria integrado admite de 256 MB a 16 GB de SDRAM DDR-I de 133 MHz. Se accede a la memoria a través de un bus de memoria de 137 bits, de los cuales 128 bits son para datos y 9 son para ECC. El bus de memoria tiene un ancho de banda máximo de 4,2 GB / s. El microprocesador fue diseñado para soportar multiprocesamiento de cuatro vías. Jbus se utiliza para conectar hasta cuatro microprocesadores. Es un bus multiplexado de datos y direcciones de 128 bits que opera a la mitad o un tercio de la frecuencia de reloj del microprocesador.
UltraSPARC IIIi +
El UltraSPARC IIIi +, cuyo nombre en código es "Serrano", fue un desarrollo posterior del UltraSPARC IIIi. Se programó su introducción en la segunda mitad de 2005, pero se canceló en el mismo año a favor de UltraSPARC IV + , UltraSPARC T1 y UltraSPARC T2 . Su cancelación no se conoció hasta el 31 de agosto de 2006. Las mejoras fueron frecuencias de reloj más altas en el rango de 2 GHz, una caché L2 en la matriz más grande (4 MB), soporte para DDR-333 SDRAM y un nuevo proceso de 90 nm.
Sucesores
La familia o procesadores UltraSPARC III fue reemplazada por la serie UltraSPARC IV .
El UltraSPARC IV combinó dos núcleos UltraSPARC III en una sola pieza de silicio y ofreció mayores frecuencias de reloj. El empaque de la CPU era casi idéntico, ofreciendo la diferencia de un solo pin, simplificando la fabricación de la placa y el diseño del sistema. Algunos sistemas que usaban procesadores UltraSPARC III podían aceptar actualizaciones de la placa de CPU UltraSPARC IV. [ cita requerida ]
Referencias
- Konstadinidis, Georgios K. et al. (2002). "Implementación de un microprocesador de 64 bits de 1,1 GHz de tercera generación". Revista IEEE de circuitos de estado sólido , volumen 37, número 11.
- Song, Peter (27 de octubre de 1997). "UltraSparc-3 apunta a servidores MP". Informe del microprocesador .
- Vance, Ashlee (31 de agosto de 2006). "Sun mata el chip UltraSPARC IIIi + muy retrasado" . El registro .
- "Procesador UltraSPARC III Cu"