10 Gigabit fijación de la unidad de interfaz ( XAUI / z aʊ i / ZOW -ee ) es un estándar para extender la XGMII (10 Gigabit Medios Independent Interface) entre el MAC y PHY capa de 10 Gigabit Ethernet (10 GbE) definido en la cláusula 47 de la Estándar IEEE 802.3 . El nombre es una concatenación del número romano X, que significa diez, y las iniciales de " Attachment Unit Interface ".
El propósito del XGMII Extender, que se compone de un XGXS (XGMII Extender Sublayer) en el extremo MAC, un XGXS en el extremo PHY y un XAUI entre ellos, es extender la distancia operativa del XGMII y reducir el número de señales de interfaz. Las aplicaciones incluyen la extensión de la posible separación física entre los componentes MAC y PHY en un sistema Ethernet de 10 Gigabit distribuidos a través de una placa de circuito.
Operación
XGMII Extender tiene las siguientes características:
- Mapeo de señales simple al XGMII
- Rutas de datos de transmisión y recepción independientes
- Cuatro carriles que transportan los datos y el control XGMII de 32 bits
- Señalización diferencial con oscilación de baja tensión (1600 mV p-p )
- La interfaz temporizada permite el control de la fluctuación de fase al PCS
- Tecnología compartida con otras interfaces de 10 Gbit / s
- Funcionalidad compartida con otros bloques Ethernet de 10 Gbit / s
- Utilización de codificación 8b / 10b
La siguiente es una lista de los conceptos principales de XGXS y XAUI:
- El extensor XGMII opcional se puede insertar entre la subcapa de reconciliación y la PHY ( capa física ) para extender de forma transparente el alcance físico del XGMII y reducir el número de pines de la interfaz de 72 a 16.
- El XGMII está organizado en cuatro carriles y cada carril transmite un octeto de datos o carácter de control en cada borde del reloj asociado. El XGXS de origen convierte bytes en un carril XGMII en un flujo de datos codificado en 8b / 10b, en serie y con reloj automático. Cada uno de los cuatro carriles XGMII se transmite a través de uno de los cuatro carriles XAUI.
- El XGXS de origen convierte los caracteres de control de inactividad de XGMII (intercuadros) en una secuencia de código 8b / 10b. El XGXS de destino recupera el reloj y los datos de cada carril XAUI y endereza los cuatro carriles XAUI en el XGMII de reloj único.
- El XGXS de destino se agrega o elimina de la intercuadro según sea necesario para la compensación de la disparidad de la velocidad del reloj antes de convertir la secuencia de código entre cuadros nuevamente en caracteres de control de inactividad XGMII.
- El XGXS usa el mismo código y reglas de codificación que el 10GBASE-X PCS y PMA especificados en la Cláusula 48 de la Especificación IEEE 802.3.
- Cada uno de los 4 carriles de recepción y transmisión funciona a una velocidad de 3,125 Gbit / s.
- Se han incorporado capacidades en XAUI para superar los problemas de desviación de señal entre carriles mediante un tipo de desviación automática. Las señales se pueden lanzar en el extremo del transmisor de una línea XAUI sin hacer coincidir con precisión el enrutamiento de los cuatro carriles, y las señales se desviarán automáticamente en el receptor. [1]
RXAUI
La interfaz de unidad de conexión ampliada de pines reducidos ( RXAUI ) es una modificación patentada creada por Marvell [2] y Dune Networks [3] (posteriormente adquirida por Broadcom [4] ) con el objetivo de aumentar la densidad de puertos disminuyendo el número de pines de la interfaz. Los cuatro carriles del XAUI estándar que se ejecutan a 3,125 Gbit / s se reemplazan por dos carriles a 6,25 Gbit / s. Por lo tanto, 16 pines de un circuito integrado (4 pares de transmisión + 4 de recepción diferencial) pueden proporcionar un puerto XAUI o dos puertos RXAUI.
La especificación también define un adaptador XAUI a RXAUI y proporciona una implementación como código Verilog RTL. [2] Los proveedores de FPGA ofrecen sus propias implementaciones como bloques de IP. [5] [6]
Aplicaciones
Uso previsto
La implementación de XAUI como un extensor XGMII opcional está pensada principalmente como una interfaz de chip a chip ( circuito integrado a circuito integrado) implementada con trazas en una placa de circuito impreso . Cuando el XGMII está eléctricamente limitado a distancias de aproximadamente 7 cm, el XGMII Extender permite distancias de hasta aproximadamente 50 cm.
Tasa de operación
El extensor XGMII admite la velocidad de datos de 10 Gbit / s del XGMII. El flujo de datos MAC de 10 Gbit / s se convierte en cuatro carriles en el XGMII (mediante la subcapa de reconciliación para transmitir o la PHY para recibir). El flujo de bytes de cada carril está codificado en 8b / 10b por el XGXS para su transmisión a través del XAUI a una velocidad nominal de 3,125 gigabaudios . El XGXS en el extremo PHY del XGMII Extender (PHY XGXS) y el XGXS en el extremo RS (DTE XGXS) pueden operar en relojes independientes.
Asignación de funciones
El extensor XGMII es transparente para la subcapa de reconciliación y el dispositivo PHY, y opera simétricamente con funciones similares en las rutas de transmisión y recepción de datos del DTE . El extensor XGMII se compone lógicamente de dos XGXS interconectados con una ruta de datos XAUI en cada dirección. Un XGXS actúa como fuente de la ruta de datos XAUI en la ruta de transmisión del DTE y como destino en la ruta de recepción. El otro XGXS es el destino en la ruta de transmisión y la fuente en la ruta de recepción. Cada ruta de datos XAUI se compone de cuatro carriles seriales. Todas las especificaciones para XGMII Extender están escritas asumiendo la conversión de XGMII a XAUI y nuevamente a XGMII, pero se pueden emplear otras técnicas siempre que el resultado sea que XGMII Extender funciona como si se hubieran realizado todas las conversiones especificadas. Un ejemplo de esto es el uso de la XAUI opcional con la PHY 10GBASE-LX4 8b / 10b, donde la interfaz XGXS con la subcapa de reconciliación proporciona la funcionalidad PCS y PMA requerida por la PHY. En este caso, no se requiere una capa XGXS en el extremo PHY de XAUI. Sin embargo, es posible que se requieran medios para eliminar la fluctuación de fase introducida en el XAUI a fin de cumplir los requisitos de fluctuación de fase PHY.
Ver también
Referencias
- ^ "Cláusula 47. Subcapa extensor XGMII (XGXS) e interfaz de unidad de conexión de 10 Gigabit (XAUI)". IEEE Std 802.3-2008 Sección 4 (PDF) . Instituto de Ingenieros Eléctricos y Electrónicos . 2008. págs. 211–224 . Consultado el 9 de mayo de 2011 .
- ^ a b Especificaciones de la interfaz RXAUI y del adaptador RXAUI de Marvell MV-S 105386-00
- ^ Dune Networks DN-DS-RXAUI-Spec v1.0, RXAUI - Pin reducido XAUI
- ^ Broadcom compra Dune Networks por 178 millones de dólares para fabricar chips de red increíblemente rápidos
- ^ Xilinx, LogiCORE IP RXAUI v2.1
- ^ Altera, Resumen del producto principal XAUI PCS de 10 Gigabit reducidos