Escarabajo (ASIC)
El chip integra 128 canales con preamplificadores y modeladores sensibles a la carga de bajo ruido. La forma del pulso se puede elegir de modo que cumpla con las especificaciones del LHCb : un tiempo de pico de 25 ns con un resto del voltaje pico después de 25 ns de menos del 30%. Un comparador por canal con polaridad configurable proporciona una señal binaria. Cuatro canales de comparación adyacentes se conectan mediante OR y se desconectan del chip a través de controladores LVDS .
Se muestrea la salida del modelador o del comparador con la frecuencia de cruce del LHC de 40 MHz en una tubería analógica. Este búfer de anillo tiene una latencia programable de un máximo de 160 intervalos de muestreo y un búfer de desaleatorización integrado de 16 etapas. Para lectura analógica, los datos se multiplexan con hasta 40 MHz en uno o cuatro puertos. Un modo de lectura binaria funciona a una velocidad de salida de hasta 80 MHz en dos puertos. Los controladores actuales sacan los datos serializados del chip.
El chip puede aceptar velocidades de disparo de hasta 1,1 MHz para realizar una lectura atemporal dentro de 900 ns por disparador. Para propósitos de prueba y calibración, se implementa un inyector de carga con altura de pulso ajustable. Los ajustes de polarización y varios otros parámetros se pueden controlar a través de una interfaz I²C estándar . El chip se endurece por radiación a una dosis acumulada de más de 100 Mrad . La solidez contra la alteración de un solo evento se logra mediante una lógica redundante.
