En electrónica, un bucle de bloqueo de retardo (DLL) es un circuito digital similar a un bucle de bloqueo de fase (PLL), con la principal diferencia en la ausencia de un oscilador interno controlado por voltaje , reemplazado por una línea de retardo.
![Retraso en bucle cerrado.png](http://wikiimg.tojsiabtv.com/wikipedia/commons/thumb/f/f5/Delay_locked_loop.png/220px-Delay_locked_loop.png)
Un DLL se puede utilizar para cambiar la fase de una señal de reloj (una señal con un periódico de forma de onda ), por lo general para mejorar la subida de reloj -a-- de salida de datos válida características de temporización de los circuitos integrados (tales como DRAM dispositivos). Las DLL también se pueden utilizar para la recuperación del reloj (CDR). Desde el exterior, una DLL puede verse como una puerta de retardo negativo colocada en la ruta del reloj de un circuito digital.
El componente principal de una DLL es una cadena de retardo compuesta por muchas puertas de retardo conectadas de salida a entrada. La entrada de la cadena (y por lo tanto de la DLL) está conectada al reloj que se retrasará negativamente. Un multiplexor está conectado a cada etapa de la cadena de retardo; el selector de este multiplexor se actualiza automáticamente mediante un circuito de control para producir el efecto de retardo negativo. La salida de la DLL es la señal de reloj con retraso negativo resultante.
![](http://wikiimg.tojsiabtv.com/wikipedia/commons/thumb/7/77/Delay_locked_loop%2C_0th_order_type_0_and_1st_order_type_1.png/660px-Delay_locked_loop%2C_0th_order_type_0_and_1st_order_type_1.png)
Dependiendo del elemento de procesamiento de señal en el bucle (un amplificador plano o un integrador),
el bucle DLL puede ser de tipo 0 de orden 0 o de tipo 1 de 1er orden.
Otra forma de ver la diferencia entre un DLL y un PLL es que un DLL usa un bloque de fase variable (= retardo) donde un PLL usa un bloque de frecuencia variable.
Una DLL compara la fase de su última salida con el reloj de entrada para generar una señal de error que luego se integra y retroalimenta como control a todos los elementos de retardo. La integración permite que el error vaya a cero mientras se mantiene la señal de control y, por lo tanto, los retrasos, donde deben estar para el bloqueo de fase. Dado que la señal de control impacta directamente en la fase, esto es todo lo que se requiere.
Un PLL compara la fase de su oscilador con la señal entrante para generar una señal de error que luego se integra para crear una señal de control para el oscilador controlado por voltaje . La señal de control impacta en la frecuencia del oscilador, y la fase es la integral de la frecuencia, por lo que es inevitable que el propio oscilador realice una segunda integración.
En la jerga de los sistemas de control, la DLL es un ciclo un paso más bajo en orden y tipo con respecto al PLL, porque carece del factor 1 / s en el bloque controlado: la línea de retardo tiene una función de transferencia de fase / fase. -en eso es solo una constante, la función de transferencia de VCO es en cambio G VCO / s. En la comparación realizada en las frases anteriores (que corresponden a la figura donde se usa el integrador, y no la ganancia plana), la DLL es un bucle de 1er orden y tipo 1 y el PLL de 2do orden y tipo 2. Sin la integración de la señal de error, la DLL sería de orden 0 y tipo 0 y la PLL de 1er orden y tipo 1.
El número de elementos en la cadena de retardo debe ser par o, de lo contrario, el ciclo de trabajo del reloj en los nodos intermedios de la cadena podría volverse irregular.
Si 2N +1 fuera el -odd- número de etapas, un ciclo de trabajo del 50% se convertiría en los momentos N / (2N + 1), en los momentos (N + 1) / (2N + 1), siguiendo la fluctuación de la señal de error alrededor del valor correspondiente al bloqueo perfecto.
Llamando 2N al número de etapas de la cadena DLL, es fácil ver que la figura anterior cambiaría de una DLL a una PLL, bloqueada en la misma fase y frecuencia, si se hicieran las siguientes modificaciones:
- dividiendo por dos el número de etapas
- haciendo que una de las etapas sea invertida
- conectando la entrada de la cadena de etapas a su salida en lugar de al reloj de referencia.
La cadena resultante se convierte en un oscilador de anillo con un período igual al retardo de la cadena anterior, y el bucle se bloquea en el mismo reloj de referencia con el mismo nivel de señal de error.
El orden y el tipo de bucle se incrementan en uno. Puede observarse además que, en el caso de que se elija el integrador en lugar de la ganancia plana, el PLL que se puede obtener es inestable.
El cambio de fase se puede especificar en términos absolutos (en unidades de puerta de cadena de retardo) o como una proporción del período de reloj, o ambos.
Ver también
Referencias
El bucle de bloqueo de retardo ha sido derivado por JJ Spilker, JR. y DT Magill, "El discriminador de bloqueo de retardo: un dispositivo de seguimiento óptimo", Proc. IRE, vol. 49, págs. 1403–1416, septiembre de 1961.