eSi-RISC es una arquitectura de CPU configurable. Está disponible en cinco implementaciones: eSi-1600, eSi-1650, eSi-3200, eSi-3250 y eSi-3264. [1] El eSi-1600 y el eSi-1650 cuentan con una ruta de datos de 16 bits , mientras que los eSi-32x0s cuentan con rutas de datos de 32 bits y el eSi-3264 presenta una ruta de datos mixta de 32/64 bits. Cada uno de estos procesadores tiene licencia como núcleos IP suaves , adecuados para integrarse tanto en ASIC como en FPGA . [2]
Diseñador | eSi-RISC |
---|---|
Bits | 16 bits / 32 bits |
Introducido | 2009 |
Diseño | RISC |
Tipo | Registrarse-Registrarse |
Codificación | Entremezclados de 16 y 32 bits |
Derivación | Comparar y código de rama y condición |
Endianidad | Grande o pequeño |
Extensiones | Instrucciones definidas por el usuario |
Registros | |
16/8/32 Propósito general, 16/8/32 Vector |
Arquitectura
Las principales características de la arquitectura eSi-RISC son: [3]
- Arquitectura de carga / almacenamiento similar a RISC .
- Ruta de datos configurable de 16 bits, 32 bits o 32/64 bits.
- Las instrucciones están codificadas en 16 o 32 bits.
- 8, 16 o 32 registros de propósito general, de 16 o 32 bits de ancho.
- 0, 8, 16 o 32 registros vectoriales, de 32 o 64 bits de ancho.
- Hasta 32 interrupciones externas, vectorizadas, anidadas y priorizables.
- Conjunto de instrucciones configurables que incluye soporte para aritmética de números enteros, de coma flotante y de coma fija.
- Operaciones SIMD .
- Soporte opcional para instrucciones definidas por el usuario, como la aceleración criptográfica. [4]
- Cachés opcionales (tamaño configurable y asociatividad).
- MMU opcional que admite protección de memoria y traducción dinámica de direcciones.
- Interfaces de bus AMBA AXI, AHB y APB.
- E / S mapeadas en memoria.
- Tubería de 5 etapas.
- Depuración de hardware JTAG .
Si bien hay muchos núcleos IP de microprocesador Soft de 16 o 32 bits diferentes disponibles, eSi-RISC es la única arquitectura con licencia como núcleo IP que tiene implementaciones de 16 y 32 bits.
A diferencia de otras arquitecturas RISC que admiten instrucciones de 16 y 32 bits, como ARM / Thumb o MIPS / MIPS-16, las instrucciones de 16 y 32 bits en la arquitectura eSi-RISC se pueden entremezclar libremente, en lugar de tener diferentes modos en los que se ejecutan todas las instrucciones de 16 bits o todas las instrucciones de 32 bits. Esto mejora la densidad del código sin comprometer el rendimiento. Las instrucciones de 16 bits admiten dos operandos de registro en los 16 registros inferiores, mientras que las instrucciones de 32 bits admiten tres operandos de registro y acceden a los 32 registros.
eSi-RISC incluye soporte para multiprocesamiento . Las implementaciones han incluido hasta siete eSi-3250 en un solo chip. [5]
Cadena de herramientas
La cadena de herramientas eSi-RISC se basa en la combinación de un puerto de la cadena de herramientas GNU y el IDE de Eclipse . [6] Esto incluye:
- GCC - compilador C / C ++.
- Binutils : ensamblador, enlazador y utilidades binarias.
- GDB : depurador.
- Eclipse : entorno de desarrollo integrado.
La biblioteca C es Newlib y la biblioteca C ++ es Libstdc ++ . Los RTOS portados incluyen MicroC / OS-II , FreeRTOS , ERIKA Enterprise [7] y Phoenix-RTOS [8]
Referencias
- ^ [1] Electronics Weekly, 17 de noviembre de 2009
- ^ [2] [ enlace muerto permanente ] EE Times, 17 de noviembre de 2009
- ^ [3] Descripción general técnica de eSi-RISC eSi-3250
- ^ [4] Electronics Weekly, 2013
- ^ [5] Diseño y reutilización, 2011
- ^ [6] Archivado el 28 de febrero de 2012 en Wayback Machine EnSilica, 2009
- ^ [7] Electronics Weekly, 2010,
- ^ [8] Cambridge Network 2013
enlaces externos
- Página de inicio de eSi-RISC