La lógica de cuatro fases es un tipo de y una metodología de diseño para la lógica dinámica . Permitió a ingenieros no especializados diseñar circuitos integrados bastante complejos , utilizando procesos PMOS o NMOS . Utiliza una especie de señal de reloj de 4 fases .
Historia
RK "Bob" Booher, un ingeniero de Autonetics , inventó la lógica de cuatro fases y le comunicó la idea a Frank Wanlass de Fairchild Semiconductor ; Wanlass promovió esta forma lógica en la División de Microelectrónica de Instrumentos Generales . [1] Booher fabricó el primer chip de cuatro fases en funcionamiento, el integrador Autonetics DDA , durante febrero de 1966; más tarde diseñó varios chips y construyó la computadora aerotransportada Autonetics D200 utilizando esta técnica. [2]
En abril de 1967, Joel Karp y Elizabeth de Atley publicaron un artículo "Use la lógica MOS IC de cuatro fases" en la revista Electronic Design . [3] En el mismo año, Cohen, Rubenstein y Wanlass publicaron "Sistemas de reloj de cuatro fases MTOS". [4] Wanlass había sido director de investigación e ingeniería en la División de Microelectrónica de Instrumentos Generales en Nueva York desde que dejó Fairchild Semiconductor en 1964.
Lee Boysel , discípulo de Wanlass [5] y diseñador en Fairchild Semiconductor , y más tarde fundador de Four-Phase Systems , dio una charla sobre "noticias tardías" sobre un dispositivo sumador de cuatro fases de 8 bits en octubre de 1967 en el International Electron. Reunión de dispositivos. [6] JL Seely, gerente de Operaciones MOS en la División de Microelectrónica de Instrumentos Generales, también escribió sobre la lógica de cuatro fases a fines de 1967. [7]
En 1968, Boysel publicó un artículo "Sumador en un chip: LSI ayuda a reducir el costo de las máquinas pequeñas" en la revista Electronics ; [8] Ese año también aparecen artículos de cuatro fases de YT Yen. [9] [10] Otros artículos siguieron en breve. [11]
Boysel recuerda que la lógica dinámica de cuatro fases le permitió alcanzar 10 veces la densidad de empaquetamiento, 10 veces la velocidad y 1/10 de la potencia, en comparación con otras técnicas MOS que se usaban en ese momento ( lógica PMOS de carga saturada de puerta metálica ), utilizando el proceso MOS de primera generación en Fairchild. [12]
Estructura
Básicamente, hay dos tipos de puertas lógicas: una puerta '1' y una puerta '3'. Estos difieren solo en las fases de reloj que se utilizan para impulsarlos. Una puerta puede tener cualquier función lógica; por lo tanto, potencialmente, todas y cada una de las puertas tienen un diseño personalizado. A continuación se muestra un ejemplo de puerta NAND 1 de 2 entradas y una puerta de inversor 3, junto con sus fases de reloj (el ejemplo usa transistores NMOS):
Los relojes ϕ1 y ϕ3 no deben superponerse, al igual que los relojes ϕ2 y ϕ4. Considerando la puerta 1, durante el tiempo máximo del reloj ϕ1 (también conocido como tiempo de precarga ) la salida C se precarga hasta V (ϕ1) −V th , donde V th representa el umbral del transistor de precarga. Durante el siguiente ciclo de cuarto de reloj (el tiempo de muestra ), cuando is1 es bajo y ϕ2 es alto, C permanece alto (si A o B son bajos) o C se descarga bajo (si A y B son altos).
Las entradas A y B deben ser estables durante este tiempo de muestreo. La salida C se vuelve válida durante este tiempo y, por lo tanto, una salida de 1 puerta no puede controlar las entradas de otra 1 puerta. Por lo tanto, las puertas 1 tienen que alimentar 3 puertas y, a su vez, deben alimentar 1 puertas.
Una cosa más es útil: 2 y 4 puertas. Una puerta 2 se precarga en ϕ1 y muestras en ϕ3:
y una puerta de 4 precargas en ϕ3 y muestras en ϕ1.
Las reglas de interconexión de puertas son: 1 puerta puede conducir 2 puertas y / o 3 puertas; 2 puertas pueden conducir solo 3 puertas, 3 puertas pueden conducir 4 puertas y / o 1 puertas, 4 puertas pueden conducir solo 1 puertas:
Uso
La lógica de cuatro fases funciona bien; en particular, no hay riesgos de carrera porque cada puerta lógica combinatoria incluye un registro. Vale la pena señalar que el diseño no requiere el transporte de ninguna fuente de alimentación, solo se conectan las líneas de reloj. Además, dado que la técnica de diseño no tiene relación (cf. lógica estática ), muchos diseños pueden utilizar transistores de tamaño mínimo.
Hay algunas dificultades:
- La salida de la puerta es dinámica. Esto significa que su estado se mantiene en capacitancia en la salida de la puerta. Pero la pista de salida puede cruzar líneas de reloj y otras salidas de puerta, todas las cuales pueden cambiar la carga en el capacitor. Para que el voltaje de salida de la puerta permanezca en algún nivel seguro de 0 o 1 durante el ciclo, se debe calcular la cantidad de cambio y, si es necesario, se debe agregar capacitancia adicional (difusión) al nodo de salida.
- Para un voltaje de suministro, un proceso y una frecuencia de reloj dados, el diseñador tiene que hacer algunos cálculos para que los ingenieros de diseño puedan, a su vez, hacer sus cálculos para calcular la capacitancia de "aumento de volumen" necesaria para cada puerta. Una puerta con mucha carga de capacitancia podría necesitar transistores de entrada más grandes que el mínimo (para que la carga pueda descargarse a tiempo). Esto, a su vez, aumenta la carga en las puertas que impulsan las entradas de esa puerta. Por lo tanto, puede suceder, especialmente en diseños de alta frecuencia, que el tamaño de la puerta siga aumentando si el objetivo de velocidad es demasiado agresivo.
Evolución
Con la llegada de CMOS , el transistor de precarga podría cambiarse para ser el complemento del tipo de transistor lógico, lo que permite que la salida de la puerta se cargue rápidamente hasta el nivel alto de la línea de reloj, mejorando así la velocidad y la oscilación de la señal. , consumo de energía y margen de ruido. Esta técnica se utiliza en lógica dominó .
Referencias
- ^ Ross Knox Bassett (2007). Hacia la era digital: laboratorios de investigación, empresas emergentes y el auge de la tecnología MOS . Prensa JHU. págs. 129–130. ISBN 978-0-8018-8639-3.
- ^ RK Booher, " MOS GP Computer ", afips, págs. 877, Actas de 1968 de la Conferencia conjunta sobre informática de otoño, 1968
- ^ Bernard Finn; Robert Bud; Helmuth Trischler (2000). Exponer la electrónica . Prensa CRC. pag. 133. ISBN 978-90-5823-057-7.
- ^ L. Cohen; R. Rubenstin; F. Wanlass (1-3 de noviembre de 1967), "Sistemas de reloj de cuatro fases MTOS", Registro de la Reunión de Ingeniería e Investigación Electrónica del Noreste (NEREM) , 9 , págs. 170-171
- ^ Ross Knox Bassett (2007). Hacia la era digital: laboratorios de investigación, empresas emergentes y el auge de la tecnología MOS . Prensa JHU. pag. 122. ISBN 978-0-8018-8639-3.
- ^ L. Boysel; J. Kelley; R. Cole (octubre de 1967), "MOS / LSI 8-Bit Parallel Accumulator", International Electron Devices Meeting (IEDM) , 15 (6), pp. 2-3, Bibcode : 1968ITED ... 15..410B , doi : 10.1109 / T-ED.1968.16205
- ^ JL Seely (marzo de 1967). "Avances en el estado del arte de la tecnología de dispositivos MOS" . Tecnología de estado sólido . 10 : 55–62. ISBN 9780070231498.
- ^ Lee L. Boysel (18 de marzo de 1968). "Adder en un chip: LSI ayuda a reducir el costo de la máquina pequeña". Electrónica . 18 : 119-123.
- ^ YT Yen (1968) "Un modelo matemático que caracteriza circuitos MOS de cuatro fases para simulación lógica" Transacciones IEEE en computadoras : C-17 de septiembre de 1968
- ^ YT Yen (1968) "Problemas de falla intermitente de circuitos MOS de cuatro fases" IEEE Journal of Solid-State Circuits : SC-4 No. 3 de junio. 1969
- ^ Hatt RJ, Jackets AE & Jarvis DB de Associated Semiconductor Manufacturers "Circuitos lógicos de cuatro fases que utilizan transistores mos integrados" Comunicación técnica de Mullard : No 99 de mayo de 1969
- ^ Lee Boysel (12 de octubre de 2007). "Making Your First Million (y otros consejos para aspirantes a emprendedores)" . U. Mich. Presentación EECS / Grabaciones ECE . Archivado desde el original el 15 de noviembre de 2012. Verifique los valores de fecha en:
|date=
( ayuda )