La interfaz independiente de medios ( MII ) se definió originalmente como una interfaz estándar para conectar un bloque de control de acceso a medios (MAC) Fast Ethernet (es decir, 100 Mbit / s ) a un chip PHY . El MII está estandarizado por IEEE 802.3u y conecta diferentes tipos de PHY a MAC. Ser independiente de los medios significa que se pueden usar diferentes tipos de dispositivos PHY para conectarse a diferentes medios (es decir , par trenzado , fibra óptica , etc.) sin rediseñar o reemplazar el hardware MAC. Por tanto, se puede utilizar cualquier MAC con cualquier PHY, independientemente del medio de transmisión de la señal de la red.
El MII se puede utilizar para conectar un MAC a un PHY externo mediante un conector enchufable, o directamente a un chip PHY en la misma PCB . En una PC, el conector CNR tipo B transmite señales MII.
Los datos de red en la interfaz se enmarcan utilizando el estándar IEEE Ethernet . Como tal, consta de un preámbulo, un delimitador de trama inicial, encabezados Ethernet, datos específicos del protocolo y una verificación de redundancia cíclica (CRC). El MII original transfiere datos de red utilizando nibbles de 4 bits en cada dirección (4 bits de datos de transmisión, 4 bits de datos de recepción). Los datos se sincronizan a 25 MHz para lograr un rendimiento de 100 Mbit / s. El diseño original de MII se ha ampliado para admitir señales reducidas y velocidades aumentadas. Las variantes actuales incluyen, interfaz independiente de medios reducida ( RMII ), interfaz independiente de medios gigabit ( GMII ), interfaz independiente de medios gigabit reducida ( RGMII ), interfaz independiente de medios gigabit serie ( SGMII ), interfaz independiente de medios gigabit serie alta ( HSGMII ), interfaz cuádruple serie gigabit independiente de los medios ( QSGMII ) e interfaz de 10 gigabits independiente de los medios ( XGMII ).
El bus serie de entrada / salida de datos de gestión (MDIO) es un subconjunto del MII que se utiliza para transferir información de gestión entre MAC y PHY. Durante el encendido, usando la negociación automática , la PHY por lo general se adapta a lo que está conectado a menos que la configuración se alteran a través de la interfaz mdio.
MII estándar
El MII estándar presenta un pequeño conjunto de registros: [1]
- Configuración del modo básico (# 0)
- Palabra de estado (# 1)
- Identificación PHY (# 2, # 3)
- Anuncio de habilidades (# 4)
- Habilidad de socio de enlace (n. ° 5)
- Expansión de negociación automática (n. ° 6)
La palabra de estado MII es el dato más útil, ya que puede usarse para detectar si una NIC Ethernet está conectada a una red. Contiene un campo de bits con la siguiente información: [2]
Valor de bit | Significado |
---|---|
0x8000 | Capaz de 100BASE-T4 |
0x7800 | Capaz de 10/100 HD / FD (más común) |
0x0040 | Se permite la supresión del preámbulo |
0x0020 | Negociación automática completa |
0x0010 | Fallo remoto |
0x0008 | Capaz de negociación automática |
0x0004 | Enlace establecido |
0x0002 | Jabber detectado |
0x0001 | Existen registros MII extendidos |
Señales de transmisor
Nombre de la señal | Descripción | Dirección |
---|---|---|
TX_CLK | Transmitir reloj | PHY a MAC |
TXD0 | Transmitir bit de datos 0 (transmitido primero) | MAC a PHY |
TXD1 | Transmitir bit de datos 1 | MAC a PHY |
TXD2 | Transmitir bit de datos 2 | MAC a PHY |
TXD3 | Transmitir bit de datos 3 | MAC a PHY |
TX_EN | Habilitar transmisión | MAC a PHY |
TX_ER | Transmitir error (opcional) | MAC a PHY |
El reloj de transmisión es un reloj de funcionamiento libre generado por la PHY en función de la velocidad del enlace (25 MHz para 100 Mbit / s, 2,5 MHz para 10 Mbit / s). Las señales de transmisión restantes son impulsadas por el MAC sincrónicamente en el flanco ascendente de TX_CLK. Esta disposición permite que el MAC funcione sin tener que ser consciente de la velocidad del enlace. La señal de habilitación de transmisión se mantiene alta durante la transmisión de tramas y baja cuando el transmisor está inactivo.
Se puede generar un error de transmisión durante uno o más períodos de reloj durante la transmisión de la trama para solicitar a la PHY que corrompa deliberadamente la trama de alguna manera visible que impida que se reciba como válida. Esto puede usarse para abortar una trama cuando se detecta algún problema después de que la transmisión ya ha comenzado. El MAC puede omitir la señal si no tiene uso para esta funcionalidad, en cuyo caso la señal debe atarse a un nivel bajo para el PHY.
Más recientemente, el aumento del error de transmisión fuera de la transmisión de tramas se usa para indicar que las líneas de datos de transmisión se están usando para señalización de propósito especial. Específicamente, el valor de datos 0b0001 (mantenido continuamente con TX_EN bajo y TX_ER alto) se usa para solicitar una PHY con capacidad EEE para ingresar al modo de bajo consumo.
Señales del receptor
Nombre de la señal | Descripción | Dirección |
---|---|---|
RX_CLK | Recibir reloj | PHY a MAC |
RXD0 | Recibir bit de datos 0 (recibido primero) | PHY a MAC |
RXD1 | Recibir bit de datos 1 | PHY a MAC |
RXD2 | Recibir bit de datos 2 | PHY a MAC |
RXD3 | Recibir datos bit 3 | PHY a MAC |
RX_DV | Recibir datos válidos | PHY a MAC |
RX_ER | Recibir error | PHY a MAC |
CRS | Sentido portador | PHY a MAC |
COLUMNA | Detección de colisión | PHY a MAC |
Las primeras siete señales del receptor son completamente análogas a las señales del transmisor, excepto que RX_ER no es opcional y se utiliza para indicar que la señal recibida no se pudo decodificar en datos válidos. El reloj de recepción se recupera de la señal entrante durante la recepción de la trama. Cuando no se puede recuperar ningún reloj (es decir, cuando el medio está en silencio), la PHY debe presentar un reloj de funcionamiento libre como sustituto.
No se requiere que la señal válida de datos recibidos (RX_DV) sea alta inmediatamente cuando comienza la trama, pero debe hacerlo a tiempo para garantizar que el byte "delimitador de inicio de trama" esté incluido en los datos recibidos. Es posible que se pierdan algunos de los mordiscos del preámbulo.
Similar a transmitir, elevar RX_ER fuera de una trama se usa para señalización especial. Para la recepción, se definen dos valores de datos: 0b0001 para indicar que el socio de enlace está en modo EEE de baja potencia y 0b1110 para una indicación de portadora falsa .
Las señales CRS y COL son asíncronas al reloj de recepción y solo son significativas en el modo semidúplex. La detección de portadora es alta cuando se transmite, recibe o se percibe que el medio está en uso. Si se detecta una colisión, COL también sube mientras persiste la colisión.
Además, el MAC puede levantar débilmente la señal COL, permitiendo que la combinación de COL alto con CRS bajo (que nunca producirá una PHY) sirva como indicación de una PHY ausente / desconectada.
Señales de gestión
Nombre de la señal | Descripción | Dirección |
---|---|---|
MDIO | Datos de gestión | Bidireccional |
MDC | Reloj de datos de gestión | MAC a PHY |
MDC y MDIO constituyen una interfaz de datos en serie síncrona similar a I²C . Al igual que con I²C, la interfaz es un bus multipunto, por lo que MDC y MDIO se pueden compartir entre múltiples PHY.
Limitaciones
La interfaz requiere 18 señales, de las cuales solo dos (MDIO y MDC) se pueden compartir entre múltiples PHY. Esto presenta un problema, especialmente para dispositivos multipuerto; por ejemplo, un conmutador de ocho puertos que utilice MII necesitaría 8 × 16 + 2 = 130 señales.
Interfaz independiente de medios reducida
La interfaz independiente de medios reducida (RMII) es un estándar que se desarrolló para reducir la cantidad de señales necesarias para conectar una PHY a una MAC. La reducción del número de pines reduce el costo y la complejidad del hardware de red, especialmente en el contexto de microcontroladores con MAC, FPGA , conmutadores multipuerto o repetidores integrados y conjuntos de chips de placa base de PC. Se cambiaron cuatro cosas en comparación con el estándar MII para lograr esto. Estos cambios significan que RMII utiliza aproximadamente la mitad del número de señales en comparación con MII.
- Los dos relojes TXCLK y RXCLK se reemplazan por un solo reloj. Este reloj es una entrada al PHY en lugar de una salida, lo que permite que la señal del reloj se comparta entre todos los PHY en un dispositivo multipuerto, como un interruptor.
- La frecuencia de reloj se duplica de 25 MHz a 50 MHz, mientras que las rutas de datos se reducen de 4 bits a 2 bits.
- Las señales RXDV y CRS se multiplexan en una sola señal.
- Se elimina la señal COL.
Nombre de la señal | Descripción | Dirección |
---|---|---|
REF_CLK | Reloj de referencia continuo de 50 MHz | El reloj de referencia puede ser una entrada en ambos dispositivos desde una fuente de reloj externa, o puede ser conducido desde el MAC al PHY |
TXD0 | Transmitir bit de datos 0 (transmitido primero) | MAC a PHY |
TXD1 | Transmitir bit de datos 1 | MAC a PHY |
TX_EN | Cuando está alto, los datos del reloj en TXD0 y TXD1 al transmisor | MAC a PHY |
RXD0 | Recibir bit de datos 0 (recibido primero) | PHY a MAC |
RXD1 | Recibir bit de datos 1 | PHY a MAC |
CRS_DV | Carrier Sense (CRS) y RX_Data Valid (RX_DV) multiplexados en ciclos de reloj alternativos. En el modo de 10 Mbit / s, se alterna cada 10 ciclos de reloj. | PHY a MAC |
RX_ER | Recibir error (opcional en conmutadores) | PHY a MAC |
MDIO | Datos de gestión | Bidireccional |
MDC | Reloj de datos de gestión. | MAC a PHY |
MDC y MDIO se pueden compartir entre múltiples PHY.
Las señales del receptor están referenciadas al REF_CLK, al igual que las señales del transmisor.
Esta interfaz requiere 9 señales, frente a las 18 de MII. De esas 9, en dispositivos multipuerto, MDIO, MDC y REF_CLK se pueden compartir dejando 6 o 7 pines por puerto.
RMII requiere un reloj de 50 MHz donde MII requiere un reloj de 25 MHz y los datos se sincronizan con dos bits a la vez frente a 4 bits a la vez para MII o 1 bit a la vez para SNI (solo 10 Mbit / s). Los datos se muestrean solo en el borde ascendente (es decir, no se bombea dos veces ).
El REF_CLK opera a 50 MHz tanto en el modo de 100 Mbit / s como en el modo de 10 Mbit / s . El lado de transmisión (PHY o MAC) debe mantener todas las señales válidas durante 10 ciclos de reloj en el modo de 10 Mbit / s . El receptor (PHY o MAC) muestrea las señales de entrada solo cada diez ciclos en el modo de 10 Mbit / s .
Limitaciones
No hay señal que defina si la interfaz está en modo dúplex completo o semidúplex, pero tanto el MAC como el PHY deben estar de acuerdo. En cambio, esto debe comunicarse a través de la interfaz serie MDIO / MDC. Tampoco hay señal que defina si la interfaz está en modo de 10 o 100 Mbit / s, por lo que esto también debe manejarse utilizando la interfaz MDIO / MDC. La versión 1.2 de la especificación del Consorcio RMII establece que su interfaz MDIO / MDC es idéntica a la especificada para MII en IEEE 802.3u. Las revisiones actuales de IEEE 802.3 especifican un mecanismo MDIO / MDC estándar para negociar y configurar la velocidad del enlace y el modo dúplex, pero es posible que los dispositivos PHY más antiguos se hayan diseñado contra versiones obsoletas del estándar y, por lo tanto, pueden usar métodos propietarios para establecer velocidad y dúplex.
La falta de la señal RX_ER que no está conectada en algunos MAC (como los conmutadores multipuerto) se soluciona mediante el reemplazo de datos en algunos PHY para invalidar el CRC . La señal COL faltante se deriva de la operación AND de TX_EN y la señal CRS decodificada de la línea CRS_DV en modo semidúplex. Esto significa una ligera modificación de la definición de CRS: en MII, CRS se afirma tanto para tramas Rx como Tx; en RMII solo para marcos Rx. Esto tiene la consecuencia de que en RMII las dos condiciones de error sin portadora y portadora perdida no se pueden detectar, y es difícil o imposible admitir medios compartidos como 10BASE2 o 10BASE5 .
Dado que el estándar RMII omitió estipular que TX_EN solo debe muestrearse en ciclos de reloj alternativos, no es simétrico con CRS_DV y dos dispositivos RMII PHY no se pueden conectar espalda con espalda para formar un repetidor; Sin embargo, esto es posible con el National DP83848 que suministra el RX_DV decodificado como una señal suplementaria en el modo RMII. [3]
Niveles de señal
TTL niveles lógicos se utilizan para 5 V o 3,3 V lógica. Alto umbral de entrada es 2,0 V y baja es 0,8 V . La especificación establece que las entradas deben ser tolerantes a 5 V , sin embargo, algunos chips populares con interfaces RMII no son tolerantes a 5 V. Los dispositivos más nuevos pueden admitir lógica de 2,5 V y 1,8 V.
Las señales RMII se tratan como señales agrupadas en lugar de líneas de transmisión . Sin embargo, la versión IEEE del estándar MII relacionado especifica una impedancia de traza de 68 Ω . [4] National recomienda ejecutar trazas de 50 Ω con resistencias de terminación en serie de 33 Ω para el modo MII o RMII para reducir los reflejos. [ cita requerida ] National también sugiere que los rastros se mantengan por debajo de 0.15 m de largo y se emparejen dentro de 0.05 m de largo para minimizar el sesgo. [4] : 5
Interfaz Gigabit independiente de los medios
La Interfaz Gigabit independiente de los medios (GMII) es una interfaz entre el dispositivo de control de acceso al medio (MAC) y la capa física ( PHY ). La interfaz funciona a velocidades de hasta 1000 Mbit / s, implementada mediante una interfaz de datos con una frecuencia de reloj de 125 MHz con rutas de datos de ocho bits independientes para recibir y transmitir, y es compatible con la especificación MII y puede funcionar a velocidades de retroceso de 10 o 100 Mbit / s.
La interfaz GMII se definió por primera vez para 1000BASE-X en IEEE 802.3z-1998 como cláusula 35, y posteriormente se incorporó en IEEE 802.3-2000 en adelante. [5]
Señales de transmisor
Nombre de la señal | Descripción |
---|---|
GTXCLK | Señal de reloj para señales gigabit TX (125 MHz) |
TXCLK | Señal de reloj para señales de 10/100 Mbit / s |
TXD [7..0] | Datos a transmitir |
TXEN | Habilitación del transmisor |
TXER | Error del transmisor (usado para corromper intencionalmente un paquete, si es necesario) |
Hay dos relojes transmisores. El reloj utilizado depende de si la PHY está funcionando a velocidades de gigabit o de 10/100 Mbit / s. Para operación gigabit, el GTXCLK se suministra al PHY y las señales TXD, TXEN, TXER se sincronizan con este. Para una operación de 10 o 100 Mbit / s, el TXCLK es suministrado por la PHY y se utiliza para sincronizar esas señales. Esto funciona a 25 MHz para 100 Mbit / so 2.5 MHz para conexiones de 10 Mbit / s. Por el contrario, el receptor utiliza una única señal de reloj recuperada de los datos entrantes.
Señales del receptor
Nombre de la señal | Descripción |
---|---|
RXCLK | Recibido señal de reloj (recuperado de los datos recibidos entrante) |
RXD [7..0] | Datos recibidos |
RXDV | Significa que los datos recibidos son válidos |
RXER | Significa que los datos recibidos tienen errores |
COLUMNA | Detección de colisiones (solo conexiones semidúplex) |
CS | Detección de portadora (solo conexiones semidúplex) |
Señales de gestión
Nombre de la señal | Descripción |
---|---|
MDC | Reloj de interfaz de gestión |
MDIO | Interfaz de gestión con pin bidireccional de E / S. |
La interfaz de administración controla el comportamiento de la PHY. Hay 32 registros, cada uno de los cuales contiene 16 bits. Los primeros 16 registros tienen un uso definido, [6] mientras que los otros son específicos del dispositivo. Los registros se utilizan para configurar el dispositivo y para consultar el modo de funcionamiento actual. [ se necesita más explicación ]
Interfaz independiente de medios gigabit reducida
[Mbit / s] | [ MHz ] | Bits / ciclo de reloj |
---|---|---|
10 | 2.5 | 4 |
100 | 25 | 4 |
1000 | 125 | 8 |
La interfaz independiente de medios de gigabit reducida (RGMII) utiliza la mitad del número de pines de datos que se utilizan en la interfaz GMII. Esta reducción se logra ejecutando la mitad de líneas de datos a doble velocidad, multiplexando señales en el tiempo y eliminando señales de detección de portadora e indicación de colisión no esenciales. Por lo tanto, RGMII consta solo de 12 pines, a diferencia de los 24 de GMII.
Los datos se registran en flancos ascendentes y descendentes para 1000 Mbit / s, y en flancos ascendentes solo para 10/100 Mbit / s. [7] La señal RX_CTL transporta RXDV (datos válidos) en el flanco ascendente y (RXDV xor RXER) en el flanco descendente. La señal TX_CTL también transporta TXEN en el flanco ascendente y (TXEN xo TXER) en el flanco descendente. Este es el caso tanto para 1000 Mbit / sy 10/100 Mbit / s. [8]
La señal del reloj de transmisión siempre la proporciona el MAC en la línea TXC. La señal de reloj de recepción siempre la proporciona el PHY en la línea RXC. [ cita requerida ] Se utiliza reloj síncrono de origen : la señal de reloj que se emite (ya sea por PHY o MAC) es síncrona con las señales de datos. Esto requiere que la PCB esté diseñada para agregar un retraso de 1.5 a 2 ns a la señal del reloj para cumplir con los tiempos de configuración y espera en el fregadero. RGMII v2.0 especifica un retardo interno opcional, obviando la necesidad de que el diseñador de PCB agregue retardo; esto se conoce como RGMII-ID.
Nombre de la señal | Descripción | Dirección |
---|---|---|
TXC | Señal de reloj | MAC a PHY |
TXD [3..0] | Datos a transmitir | MAC a PHY |
TX_CTL | Multiplexación de habilitación del transmisor y error del transmisor | MAC a PHY |
RXC | Recibido señal de reloj (recuperado de los datos recibidos entrante) | PHY a MAC |
RXD [3..0] | Datos recibidos | PHY a MAC |
RX_CTL | La multiplexación de datos recibidos es válida y error del receptor | PHY a MAC |
MDC | Reloj de interfaz de gestión | MAC a PHY |
MDIO | E / S de interfaz de gestión | Bidireccional |
RGMII versión 1.3 [9] usa 2.5V CMOS, [10] mientras que RGMII versión 2 usa 1.5V HSTL . [11]
Interfaz serial gigabit independiente de los medios
La interfaz serial Gigabit Media-Independent (SGMII) es una variante de MII utilizada para Gigabit Ethernet, pero también puede transportar Ethernet 10/100 Mbit / s.
Utiliza pares diferenciales en DDR de frecuencia de reloj de 625 MHz para datos TX y RX y relojes TX y RX. Se diferencia de GMII por su SerDes codificado en 8b / 10b de bajo consumo y bajo número de pines . Las rutas de transmisión y recepción utilizan cada una un par diferencial para datos y otro par diferencial para reloj. Los relojes TX / RX deben generarse en la salida del dispositivo, pero son opcionales en la entrada del dispositivo ( la recuperación del reloj se puede utilizar alternativamente). Ethernet de 10/100 Mbit / s se transporta duplicando palabras de datos 100/10 veces cada una, por lo que el reloj siempre está en 625 MHz.
Interfaz independiente de medios gigabit de alta serie
La interfaz independiente de medios gigabit de alta serie (HSGMII) es funcionalmente similar a la SGMII, pero admite velocidades de enlace de hasta 2,5 Gbit / s.
Interfaz cuádruple serie gigabit independiente de los medios
La interfaz cuádruple serie gigabit independiente de los medios (QSGMII) es un método para combinar cuatro líneas SGMII en una interfaz de 5 Gbit / s. QSGMII, como SGMII, utiliza señalización diferencial de bajo voltaje (LVDS) para los datos TX y RX, y una única señal de reloj LVDS. QSGMII usa significativamente menos líneas de señal que cuatro conexiones SGMII separadas.
Interfaz independiente de medios de 10 gigabits
La interfaz independiente de medios de 10 gigabits (XGMII) es un estándar definido en IEEE 802.3 diseñado para conectar puertos de dúplex completo de 10 Gigabit Ethernet (10GbE) entre sí y con otros dispositivos electrónicos en una placa de circuito impreso (PCB). Ahora se utiliza normalmente para conexiones en chip. Las conexiones de PCB ahora se realizan principalmente con XAUI . XGMII cuenta con dos rutas de datos de 32 bits (Rx y Tx) y dos flujos de control de cuatro bits (Rxc y Txc), que operan a 156,25 MHz DDR (312,5 MT / s ).
Ver también
- Interfaz de unidad adjunta (AUI)
- G.hn , una recomendación de ITU-T que usa el término MII para referirse a la interfaz entre la capa de enlace de datos y la capa física .
- Convertidor de interfaz Gigabit (GBIC)
- Lista de tasas de bits de la interfaz
- Transceptor enchufable de factor de forma pequeño (SFP)
- XAUI - Interfaz de unidad de conexión de 10 Gigabit
- Transceptor XFP
Referencias
- ^ Estándar IEEE 802.3: Método de acceso CSMA / CD y especificaciones de la capa física, Sección dos , Capítulo 22.2.4
- ^ "Definición de la interfaz de Linux MII" . Consultado el 26 de mayo de 2020 .
- ^ Esquema AN-1405
- ^ a b Hoja de datos AN-1469
- ^ Estándar IEEE para Ethernet - Sección 3 . IEEE 802.3. 2015. doi : 10.1109 / IEEESTD.2016.7428776 . ISBN 978-1-5044-0078-7.
- ^ IEEE 802.3,2000–22.2.4 Funciones de administración
- ^ "Interfaz independiente de medios Gigabit reducida (RGMII) versión 2.0" (PDF) . 2002-04-01. Archivado desde el original el 3 de marzo de 2016.CS1 maint: bot: estado de URL original desconocido ( enlace )
- ^ "XWAY PHY11G" (PDF) . Archivado desde el original (PDF) el 13 de abril de 2014 . Consultado el 11 de abril de 2014 .
- ^ "Interfaz independiente de medios Gigabit reducida (RGMII) versión 1.3" (PDF) . 2000-12-10. Archivado desde el original (PDF) el 3 de marzo de 2016.
- ^ "2.5 V ± 0.2 V (rango normal) y 1.8 V - 2.7 V (rango amplio) Voltaje de fuente de alimentación e interfaz estándar para circuitos integrados digitales no terminados, JESD8-5A.01" (PDF) . 2006-06-01.
- ^ "Lógica de transceptor de alta velocidad (HSTL). Estándar de interfaz basado en voltaje de suministro de búfer de salida de 1,5 V para circuitos integrados digitales, JESD8-6" (PDF) . 1995-08-01.
enlaces externos
- Texas Instruments - AN-1405 DP83848 RMII
- Texas Instruments - DP83848C PHY Hoja de datos
- hp.com - RGMIIv2_0_final_hp.pdf RGMII 2002-04-01 Versión 2.0
- Revisión de la especificación Serial-GMII 1.7 (ENG-46158) (PDF) , archivado desde el original (PDF) el 14 de julio de 2015
- "Documentación de implementación CEVA" . Archivado desde el original el 11 de diciembre de 2006.
- Altera 10Gb Ethernet IP con interfaces XGMII y XAUI
- Especificación eléctrica y de temporización de GMII