IBM tiene una serie de microprocesadores de alto rendimiento denominados POWER seguidos de un número que designa la generación, es decir , POWER1 , POWER2 , POWER3 y así sucesivamente hasta el último POWER10 . IBM ha utilizado estos procesadores en sus líneas de servidores y supercomputadoras RS / 6000 , AS / 400 , pSeries , iSeries , System p , System i y Power Systems . También se han utilizado en dispositivos de almacenamiento de datos.por IBM y por otros fabricantes de servidores como Bull e Hitachi .
El nombre "POWER" se presentó originalmente como un acrónimo de "Optimización del rendimiento con RISC mejorado".
La familia de procesadores POWER n se desarrolló a fines de la década de 1980 y todavía está en desarrollo activo casi 30 años después. Al principio, utilizaban la arquitectura de conjunto de instrucciones POWER (ISA), pero que evolucionó a PowerPC en generaciones posteriores y luego a Power ISA , por lo que los procesadores POWER modernos no usan POWER ISA, usan Power ISA. En agosto de 2019, IBM anunció que abriría el suministro de Power ISA. [1] Como parte del movimiento, también se anunció que la administración de OpenPOWER Foundation ahora estará a cargo de Linux Foundation .
Historia
Desarrollos tempranos
El proyecto de investigación 801
En 1974, IBM inició un proyecto para construir una computadora de conmutación telefónica que requería, por el momento, un inmenso poder computacional. Dado que la aplicación era comparativamente simple, esta máquina solo necesitaría realizar E / S , bifurcaciones , agregar registro-registro , mover datos entre registros y memoria , y no necesitaría instrucciones especiales para realizar aritmética pesada. Esta filosofía de diseño simple, según la cual cada paso de una operación compleja se especifica explícitamente mediante una instrucción de máquina, y todas las instrucciones deben completarse en el mismo tiempo constante, más tarde se conocería como RISC . Cuando se canceló el proyecto del conmutador telefónico, IBM mantuvo el diseño del procesador de propósito general y lo nombró 801 en honor al edificio # 801 en el Centro de Investigación Thomas J. Watson .
El proyecto Cheetah
En 1982, IBM continuó explorando los límites superescalares del diseño 801 mediante el uso de múltiples unidades de ejecución para mejorar el rendimiento y determinar si una máquina RISC podía mantener múltiples instrucciones por ciclo. Muchos de los cambios realizados en el diseño 801 para permitir múltiples unidades de ejecución y el procesador guepardo tenido separada de predicción de ramificación , de punto fijo , y de punto flotante unidades de ejecución. En 1984, se eligió CMOS porque permitía un aumento en el nivel de integración de circuitos al tiempo que mejoraba el rendimiento de la lógica del transistor.
El proyecto America
En 1985, se inició la investigación sobre una arquitectura RISC de segunda generación en el Centro de Investigación IBM Thomas J. Watson, produciendo la "arquitectura AMERICA"; en 1986, IBM Austin comenzó a desarrollar las computadoras de la serie RS / 6000 basadas en esa arquitectura. Estos se convertirían en los primeros procesadores POWER que utilizaron el primer POWER ISA.
ENERGÍA
En febrero de 1990, las primeras computadoras de IBM que incorporaron el POWER ISA se denominaron "RISC System / 6000" o RS / 6000. Estas computadoras RS / 6000 se dividieron en dos clases, estaciones de trabajo y servidores, y por lo tanto se introdujeron como POWERstation y POWERserver. La CPU RS / 6000 tenía 2 configuraciones, llamadas "RIOS-1" y "RIOS.9" (o más comúnmente CPU POWER1 ). Una configuración RIOS-1 tenía un total de 10 chips discretos: un chip de caché de instrucciones, un chip de punto fijo, un chip de punto flotante, 4 chips de caché L1 de datos , un chip de control de almacenamiento, chips de entrada / salida y un chip de reloj. La configuración RIOS.9 de menor costo tenía 8 chips discretos: un chip de caché de instrucciones, un chip de punto fijo, un chip de punto flotante, 2 chips de caché de datos, un chip de control de almacenamiento, un chip de entrada / salida y un chip de reloj.
El POWER1 es el primer microprocesador que utilizó el cambio de nombre de registros y la ejecución fuera de orden . Una versión simplificada y menos potente del RIOS-1 de 10 chips se fabricó en 1992 y se desarrolló para RS / 6000 de gama baja. Utilizaba un solo chip y se llamaba " RISC Single Chip " o RSC .
Procesadores POWER1
- RIOS-1 : la versión original de 10 chips
- RIOS.9 : una versión menos potente de RIOS-1
- POWER1 + : una versión más rápida de RIOS-1 hecha en un proceso de fabricación reducido
- POWER1 ++ : una versión aún más rápida de RIOS-1
- RSC : una implementación de un solo chip de RIOS-1
- RAD6000 : se puso a disposición una versión del RSC endurecida contra la radiación para su uso principalmente en el espacio; era un diseño muy popular y se usó ampliamente en muchas misiones de alto perfil
POTENCIA2
IBM inició el esfuerzo del procesador POWER2 como sucesor del POWER1. Al agregar una segunda unidad de punto fijo, una segunda unidad de punto flotante potente y otras mejoras de rendimiento y nuevas instrucciones al diseño, el POWER2 ISA tuvo un desempeño de liderazgo cuando se anunció en noviembre de 1993. El POWER2 era un diseño de varios chips, pero IBM también hizo un diseño de chip único, llamado POWER2 Super Chip o P2SC que se utilizó en servidores y supercomputadoras de alto rendimiento. En el momento de su introducción en 1996, el P2SC era el procesador más grande con el mayor número de transistores de la industria y era líder en operaciones de punto flotante.
Procesadores POWER2
- POWER2 - Se montaron de 6 a 8 chips en un módulo de múltiples chips de cerámica
- POWER2 + : una versión más económica de 6 chips de POWER2 con soporte para cachés L2 externos
- P2SC : una versión más rápida y de un solo chip de POWER2
- P2SC + : una versión aún más rápida o P2SC debido al proceso de fabricación reducido
PowerPC
En 1991, de Apple buscó una alternativa de futuro a Motorola 's 68000 basado en CISC plataforma, y Motorola experimentó con una plataforma RISC de su propia, el 88000 . IBM se unió a la discusión y los tres fundaron la alianza AIM para construir el PowerPC ISA, basado en gran medida en el POWER ISA, pero con adiciones tanto de Apple como de Motorola. Iba a ser una arquitectura RISC completa de 32/64 bits , con la promesa de abarcar desde microcontroladores integrados de muy bajo nivel hasta supercomputadoras y aplicaciones de servidor de muy alto nivel .
Después de dos años de desarrollo, el PowerPC ISA resultante se introdujo en 1993. Una versión modificada de la arquitectura RSC, PowerPC agregó instrucciones de punto flotante de precisión simple e instrucciones generales de multiplicación y división de registro a registro, y eliminó algunas características de POWER. También agregó una versión de 64 bits de ISA y soporte para SMP .
El proyecto Amazon
En 1990, IBM quería fusionar el servidor de gama baja y las arquitecturas de servidor de gama media, RS / 6000 RISC ISA y AS / 400 CISC ISA en un RISC ISA común que pudiera albergar los sistemas operativos AIX y OS / 400 de IBM . El equipo de AS / 400 consideró que el POWER existente y el próximo PowerPC ISA no eran adecuados, por lo que se desarrolló una extensión del conjunto de instrucciones PowerPC de 64 bits llamada PowerPC AS para Advances Series o Amazon Series . Más tarde, se incluyeron adiciones del equipo RS / 6000 y AIM Alliance PowerPC, y en 2001, con la introducción de POWER4, todos se unieron en una arquitectura de conjunto de instrucciones: PowerPC v.2.0.
POTENCIA3
El POWER3 comenzó su vida como "PowerPC 630", un sucesor del PowerPC 620 comercialmente fallido . Utilizaba una combinación de POWER2 ISA y el conjunto PowerPC ISA de 32/64 bits con soporte para SMP y la implementación de un solo chip. Se utilizó en gran medida en las computadoras RS / 6000 de IBM, mientras que la versión de segunda generación, el POWER3-II, fue el primer procesador disponible comercialmente de IBM que utiliza interconexiones de cobre . El POWER3 fue el último procesador en utilizar un conjunto de instrucciones POWER; todos los modelos posteriores utilizaron alguna versión del conjunto de instrucciones de PowerPC.
Procesadores POWER3
- POWER3 : introducido en 1998, combinaba los conjuntos de instrucciones POWER y PowerPC.
- POWER3-II : un POWER3 más rápido fabricado en un proceso basado en cobre de tamaño reducido.
POWER4
El POWER4 fusionó el conjunto de instrucciones PowerPC de 32/64 bits y el conjunto de instrucciones PowerPC AS de 64 bits del proyecto de Amazon con la nueva especificación PowerPC v.2.0, unificando las familias de computadoras RS / 6000 y AS / 400 de IBM. Además de la unificación de las diferentes plataformas, POWER4 también fue diseñado para alcanzar frecuencias muy altas y tener grandes cachés L2 en la matriz. Fue el primer procesador multinúcleo disponible comercialmente y se presentó en versiones de una sola matriz, así como en módulos multichip de cuatro chips. En 2002, IBM también fabricó una versión con costes y funciones reducidas del POWER4 llamada PowerPC 970 a petición de Apple.
Procesadores POWER4
- POWER4 : el primer microprocesador de doble núcleo y el primer procesador PowerPC en llegar más allá de 1 GHz.
- POWER4 + : un POWER4 más rápido fabricado en un proceso reducido.
POTENCIA5
Los procesadores POWER5 se basaron en el popular POWER4 e incorporaron subprocesos múltiples simultáneos en el diseño, una tecnología pionera en el procesador RS64-III basado en PowerPC AS y controladores de memoria integrados . Fue diseñado para multiprocesamiento a gran escala y venía en módulos de múltiples chips con chips de caché L3 grandes integrados.
Procesadores POWER5
- POWER5 : la configuración icónica con cuatro chips POWER5 y cuatro chips de caché L3 en un módulo grande de varios chips.
- POWER5 + : un POWER5 más rápido fabricado en un proceso reducido principalmente para reducir el consumo de energía.
Energía ISA
En 2004 se fundó una organización conjunta llamada Power.org con la misión de unificar y coordinar el desarrollo futuro de las especificaciones de PowerPC. Para entonces, la especificación de PowerPC estaba fragmentada ya que Freescale (de soltera Motorola) e IBM habían tomado caminos diferentes en sus respectivos desarrollos. Freescale había priorizado las aplicaciones integradas de 32 bits y los servidores y supercomputadoras de gama alta de IBM. También hubo una colección de licenciatarios de la especificación como AMCC , Synopsys , Sony , Microsoft , PA Semi , CRAY y Xilinx que necesitaban coordinación. El esfuerzo conjunto no fue solo para agilizar el desarrollo de la tecnología, sino también para agilizar el marketing.
La nueva arquitectura del conjunto de instrucciones se denominó Power ISA y fusionó PowerPC v.2.02 de POWER5 con la especificación PowerPC Book E de Freescale, así como algunas tecnologías relacionadas como Vector-Media Extensions conocidas bajo la marca AltiVec (también llamada VMX por IBM) y virtualización de hardware . Este nuevo ISA se llamó Power ISA v.2.03 y POWER6 fue el primer procesador de gama alta de IBM en utilizarlo. Las especificaciones de POWER y PowerPC más antiguas no lograron el corte y esos conjuntos de instrucciones quedaron obsoletos para siempre. En la actualidad, no existe un desarrollo activo en ningún tipo de procesador que utilice estos conjuntos de instrucciones más antiguos.
POTENCIA6
POWER6 fue el fruto de las ambiciones del Proyecto eCLipz , uniéndose a los conjuntos de instrucciones I (AS / 400), P (RS / 6000) y Z (Mainframe) en una plataforma común. I y P ya estaban unidos al POWER4, pero el esfuerzo de eCLipz no pudo incluir la arquitectura z / basada en CISC y donde el procesador z10 se convirtió en el hermano eCLipz de POWER6. z / Architecture sigue siendo una pista de diseño separada hasta el día de hoy que no está relacionada con el conjunto de instrucciones Power ISA de ninguna manera.
Debido a eCLipz, el POWER6 es un diseño inusual, ya que apuntaba a frecuencias muy altas y sacrificaba la ejecución fuera de orden, algo que ha sido una característica de los procesadores POWER y PowerPC desde sus inicios. POWER6 también introdujo la unidad de coma flotante decimal en Power ISA, algo que comparte con z / Architecture.
Con el POWER6, en 2008 se fusionó la antigua IBM System p e i del sistema de servidores y estaciones de trabajo familias en una familia llamada Power Systems . Las máquinas Power Systems pueden ejecutar diferentes sistemas operativos como AIX, Linux e IBM i .
Procesadores POWER6
- POWER6 : alcanzó los 5 GHz; viene en módulos con un solo chip y en MCM con dos chips de caché L3.
- POWER6 + : una actualización menor, fabricada en el mismo proceso que POWER6.
POTENCIA7
El diseño del multiprocesador simétrico POWER7 fue una evolución sustancial del diseño POWER6, centrándose más en la eficiencia energética a través de múltiples núcleos, subprocesos múltiples simultáneos (SMT), ejecución fuera de orden y grandes cachés de eDRAM L3 en la matriz. El chip de ocho núcleos podría ejecutar 32 subprocesos en paralelo y tiene un modo en el que podría deshabilitar los núcleos para alcanzar frecuencias más altas para los que quedan. Utiliza una nueva unidad de punto flotante de alto rendimiento llamada VSX que fusiona la funcionalidad de la FPU tradicional con AltiVec. Incluso mientras el POWER7 funciona a frecuencias más bajas que el POWER6, cada núcleo de POWER7 se desempeña más rápido que su contraparte de POWER6.
Procesadores POWER7
- POWER7 : viene en módulos de un solo chip o en configuraciones MCM de cuatro chips para aplicaciones de supercomputadoras.
- POWER7 + : proceso de fabricación reducido y mayor frecuencia y caché L3.
POTENCIA8
POWER8 es un procesador de 12 núcleos a 4 GHz con 8 subprocesos de hardware por núcleo para un total de 96 subprocesos de ejecución en paralelo. Utiliza 96 MB de caché eDRAM L3 en el chip y 128 MB de caché L4 fuera del chip y un nuevo bus de extensión llamado CAPI que se ejecuta en la parte superior de PCIe, reemplazando el bus GX más antiguo . El bus CAPI se puede utilizar para conectar chips aceleradores dedicados fuera del chip, como GPU , ASIC y FPGA . IBM afirma que es dos o tres veces más rápido que su predecesor, el POWER7.
Se construyó por primera vez en un proceso de 22 nanómetros en 2014. [2] [3] [4] En diciembre de 2012, IBM comenzó a enviar parches a la versión 3.8 del kernel de Linux , para admitir las nuevas características de POWER8, incluidas las instrucciones VSX-2. [5]
PODER9
IBM pasó bastante tiempo diseñando el procesador POWER9 según William Starke, arquitecto de sistemas para el procesador POWER8. [6] El POWER9 es la primera para incorporar elementos de la versión ISA Potencia 3.0 que se publicó en diciembre de 2015, incluyendo las VSX-3 instrucciones, y también incorpora soporte para Nvidia 's NVLink tecnología de bus. [7] [8]
El Departamento de Energía de los Estados Unidos, junto con el Laboratorio Nacional Oak Ridge y el Laboratorio Nacional Lawrence Livermore, contrató a IBM y Nvidia para construir dos supercomputadoras, Sierra y Summit , que se basan en procesadores POWER9 junto con las GPU Volta de Nvidia. La Sierra se puso en línea en 2017 y la Cumbre en 2018. [9] [10] [11]
POWER9, que se inició en 2017, se ha fabricado con un 14 nm FinFET proceso, y viene en cuatro versiones, dos versiones 24 de núcleo smt4 la intención de utilizar PowerNV para aumento de escala y escalar aplicaciones, y dos versiones 12 de núcleo SMT8 la intención de utilizar PowerVM para aplicaciones de escalamiento vertical y horizontal. Posiblemente habrá más versiones en el futuro ya que la arquitectura POWER9 está abierta para licencia y modificación por parte de los miembros de OpenPOWER Foundation . [12]
POTENCIA10
POWER10 es una CPU con una propuesta de introducción en 2021. La atención se centra en un recuento de núcleos muy alto y E / S de alto rendimiento. Está previsto que se construya con una tecnología de 7 nm. [13] [14]
Dispositivos
Nombre | Imagen | ES UN | Bits | Núcleos | Fabuloso | Transistores | Tamaño de la matriz | L1 | L2 | L3 | Reloj | Paquete | Introducido |
---|---|---|---|---|---|---|---|---|---|---|---|---|---|
RIOS-1 | ENERGÍA | 32 bits | 1 | 1,0 μm | 6,9 millones | 1284 mm 2 | 8 KB I 64 KB D | n / A | n / A | 20–30 MHz | 10 chips en CPGA en PCB | 1990 | |
RIOS.9 | ENERGÍA | 32 bits | 1 | 1,0 μm | 6,9 millones | 8 KB I 32 KB D | n / A | n / A | 20–30 MHz | 8 chips en CPGA en PCB | 1990 | ||
POTENCIA1 + | ENERGÍA | 32 bits | 1 | 6,9 millones | 8 KB I 64 KB D | n / A | n / A | 25–41,6 MHz | 8 chips en CPGA en PCB | 1991 | |||
POTENCIA1 ++ | ENERGÍA | 32 bits | 1 | 6,9 millones | 8 KB I 64 KB D | n / A | n / A | 25–62,5 MHz | 8 chips en CPGA en PCB | 1992 | |||
RSC | ENERGÍA | 32 bits | 1 | 0,8 micras | 1 M | 226,5 mm 2 | 8 KB unificado | n / A | n / A | 33–45 MHz | CPGA de 201 pines | 1992 | |
POTENCIA2 | POTENCIA2 | 32 bits | 1 | 0,72 micras | 23 M | 1042,5 mm 2 819 mm 2 | 32 KB I 128–265 KB D | n / A | n / A | 55–71,5 MHz | 6-8 troqueles en cerámica MCM de 734 clavijas | 1993 | |
POTENCIA2 + | POTENCIA2 | 32 bits | 1 | 0,72 micras | 23 M | 819 mm 2 | 32 KB I 64-128 KB D | 0,5–2 MB externos | n / A | 55–71,5 MHz | 6 chips en CBGA en PCB | 1994 | |
P2SC | POTENCIA2 | 32 bits | 1 | 0,29 micras | 15 M | 335 mm 2 | 32 KB I 128 KB D | n / A | n / A | 120-135 MHz | CCGA | 1996 | |
P2SC + | POTENCIA2 | 32 bits | 1 | 0,25 micras | 15 M | 256 mm 2 | 32 KB I 128 KB D | n / A | n / A | 160 MHz | CCGA | 1997 | |
RAD6000 | ENERGÍA | 32 bits | 1 | 0,5 micras | 1,1 M | 8 KB unificado | n / A | n / A | 20–33 MHz | Rad duro | 1997 | ||
POTENCIA3 | POWER2 PowerPC 1.1 | 64 bits | 1 | 0,35 micras | 15 M | 270 mm 2 | 32 KB I 64 KB D | 1-16 MB externos | n / A | 200–222 MHz | CLGA de 1088 clavijas | 1998 | |
POWER3-II | POWER2 PowerPC 1.1 | 64 bits | 1 | 0,25 μm Cu | 23 M | 170 mm 2 | 32 KB I 64 KB D | 1-16 MB externos | n / A | 333–450 MHz | CLGA de 1088 clavijas | 1999 | |
POWER4 | PowerPC 2.00 PowerPC-AS | 64 bits | 2 | 180 nm | 174 M | 412 mm 2 | 64 KB I 32 KB D por núcleo | 1,41 MB por núcleo | 32 MB externos | 1–1,3 GHz | MCM de cerámica CLGA de 1024 pines | 2001 | |
POTENCIA4 + | PowerPC 2.01 PowerPC-AS | 64 bits | 2 | 130 nm | 184 M | 267 mm 2 | 64 KB I 32 KB D por núcleo | 1,41 MB por chip | 32 MB externos | 1,2–1,9 GHz | MCM de cerámica CLGA de 1024 pines | 2002 | |
POTENCIA5 | PowerPC 2.02 Power ISA 2.03 | 64 bits | 2 | 130 nm | 276 M | 389 mm 2 | 32 KB I 32 KB D por núcleo | 1.875 MB por chip | 32 MB externos | 1,5–1,9 GHz | cerámica DCM cerámica MCM | 2004 | |
POTENCIA5 + | PowerPC 2.02 Power ISA 2.03 | 64 bits | 2 | 90 nm | 276 M | 243 mm 2 | 32 KB I 32 KB D por núcleo | 1.875 MB por chip | 32 MB externos | 1,5–2,3 GHz | cerámica DCM cerámica QCM cerámica MCM | 2005 | |
POTENCIA6 | Energía ISA 2.03 | 64 bits | 2 | 65 nanómetro | 790 M | 341 mm 2 | 64 KB I 64 KB D por núcleo | 4 MB por núcleo | 32 MB externos | 3,6–5 GHz | CLGA OLGA | 2007 | |
POTENCIA6 + | Energía ISA 2.03 | 64 bits | 2 | 65 nanómetro | 790 M | 341 mm 2 | 64 KB I 64 KB D por núcleo | 4 MB por núcleo | 32 MB externos | 3,6–5 GHz | CLGA OLGA | 2009 | |
POTENCIA7 | Energía ISA 2.06 | 64 bits | 8 | 45 millas náuticas | 1,2 B | 567 mm 2 | 32 KB I 32 KB D por núcleo | 256 KB por núcleo | 32 MB por chip | 2,4–4,25 GHz | QCM orgánico CLGA OLGA | 2010 | |
POTENCIA7 + | Energía ISA 2.06 | 64 bits | 8 | 32 millas náuticas | 2.1 B | 567 mm 2 | 32 KB I 32 KB D por núcleo | 256 KB por núcleo | 80 MB por chip | 2,4–4,4 GHz | DCM orgánico OLGA | 2012 | |
POTENCIA8 | Energía ISA 2.07 | 64 bits | 6 12 | 22 millas náuticas | ?? 4.2 B | 362 mm 2 649 mm 2 | 32 KB I 64 KB D por núcleo | 512 KB por núcleo | 48 MB 96 MB por chip | 2,75–4,2 GHz | OLGA DCM OLGA SCM | 2014 | |
POWER8 con NVLink | Energía ISA 2.07 | 64 bits | 12 | 22 millas náuticas | 4.2 B | 659 mm 2 | 32 KB I 64 KB D por núcleo | 512 KB por núcleo | 48 MB 96 MB por chip | 3,26 GHz | OLGA SCM | 2016 | |
POWER9 SU | Energía ISA 3.0 | 64 bits | 12 24 | 14 millas náuticas | 8 B | 32 KB I 64 KB D por núcleo | 512 KB por núcleo | 120 MB por chip | ~ 4 GHz | 2017 | |||
POTENCIA10 | Energía ISA 3.1 | 64 bits | 15 30 | 7 millas náuticas | 18 B | 602 mm 2 | 48 KB I 32 KB D por núcleo | 2 MB por núcleo | 120 MB por chip | 3,5 a 4 GHz | OLGA SCM OLGA DCM | ||
Nombre | Imagen | ES UN | Bits | Núcleos | Fabuloso | Transistores | Tamaño de la matriz | L1 | L2 | L3 | Reloj | Paquete | Introducido |
Ver también
- IBM OpenPower
- Fundación OpenPOWER
Referencias
- ^ Morgan, Timothy. "Conjunto de instrucciones Big Blue Open Sources Power Chip" . nextplatform.com . Stackhouse Publishing Inc . Consultado el 20 de agosto de 2019 .
- ^ La perspectiva de cuatrocientos sobre esos futuros procesadores Power7 +
- ^ IBM Power Systems 2013. [ enlace muerto permanente ]
- ^ "IBM POWER8 - Planes de anuncio / disponibilidad" (PDF) . Archivado desde el original (PDF) el 24 de mayo de 2014 . Consultado el 11 de agosto de 2018 .
- ^ Archivo del kernel de Linux: [git pull] Extraiga powerpc.git en la siguiente rama
- ^ No encontrará esto en su teléfono: un Power8 de 12 núcleos a 4 GHz para cajas rudas
- ^ Agregue soporte completo para binutils Power ISA 3.0 / POWER9
- ^ Las GPU NVIDIA Volta y las CPU IBM Power9 ofrecerán hasta 300 PetaFlops de rendimiento en 2017 con las supercomputadoras Summit y Sierra
- ^ NVIDIA Volta, contratos de IBM POWER9 Land para nuevas supercomputadoras del gobierno de EE. UU.
- ^ Página de inicio de la Cumbre ORNL
- ^ Lawrence Livermore firma contrato con IBM
- ^ Power9: Google le da a Intel una migraña de cambio de chip, IBM intenta atraer a los grandes negocios
- ^ IBM utilizará Samsung 7nm EUV para CPU de próxima generación POWER y z
- ^ La hoja de ruta de IBM extiende los chips de potencia hasta 2020 y más allá
enlaces externos
- IBM anuncia una inversión de $ 1 mil millones en Linux para sistemas de energía ( LWN.net )