El protocolo MERSI es un protocolo de coherencia de memoria caché y coherencia utilizado por PowerPC G4 . [1] El protocolo consta de cinco estados, Modificado (M), Exclusivo (E), Solo lectura o Reciente (R), Compartido (S) e No válido (I). Los estados M, E, S e I son los mismos que en el protocolo MESI . El estado R es similar al estado E en que está limitado a ser la única copia limpia y válida de esos datos en el sistema informático. A diferencia del estado E, se requiere que el procesador solicite inicialmente la propiedad de la línea de caché en el estado R antes de que el procesador pueda modificar la línea de caché y pasar al estado M. En los protocolos MESI y MERSI, la transición de E a M es silenciosa.[2]
Para cualquier par de cachés, los estados permitidos de una línea de caché determinada son los siguientes:
METRO | mi | R | S | I | |
---|---|---|---|---|---|
METRO | |||||
mi | |||||
R | |||||
S | |||||
I |
Referencias
- ↑ Nicoletta, C .; Álvarez, J .; Barkin, E .; Chai-Chin Chao; Johnson, BR; Lassandro, FM; Patel, P .; Reid, D .; Sánchez, H .; Seigel, J .; Snyder, M .; Sullivan, S .; Taylor, SA; Minh Vo (noviembre de 1999). "Un microprocesador RISC de 450 MHz con conjunto de instrucciones mejorado e interconexión de cobre". Revista IEEE de circuitos de estado sólido . 34 (11): 1478–1491. doi : 10.1109 / 4.799852 .
- ^ Patente de EE. UU. 6857051, http://www.google.com/patents/about?id=ZtsVAAAAEBAJ&dq=6857051