Ne-XVP fue un proyecto de investigación ejecutado entre 2006-2008 en NXP Semiconductors . El proyecto adoptó un enfoque holístico para definir una arquitectura de procesamiento multimedia de próxima generación para MPSoC integrados que tiene como objetivo la programabilidad, la escalabilidad del rendimiento y la eficiencia del silicio de una manera evolutiva. La forma evolutiva implica el uso de núcleos de procesador existentes, como NXP TriMedia, como bloques de construcción y soporte de estándares de programación de la industria, como subprocesos POSIX.. Basado en la exploración del espacio de diseño consciente de la tecnología, el proyecto concluyó que los aceleradores de hardware que facilitan la gestión de tareas y la coherencia, junto con el dimensionamiento correcto de los núcleos de cómputo, ofrecen una buena capacidad de programación, un rendimiento escalable y una eficiencia de silicio competitiva.
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Temas de investigación de Ne-XVP y publicaciones correspondientes :
- Arquitectura asimétrica multinúcleo con aceleradores genéricos [1]
- Hardware multihilo en VLIWs [2]
- Coherencia de caché de baja complejidad [1]
- Aceleradores de hardware para la programación y sincronización de tareas:
- Uso compartido de caché de instrucciones [1]
- Diseño de exploración espacial con densidad de rendimiento como función de optimización [1]
- Modelado de tecnología para procesadores integrados [1] [5] [6]
- Paralelización de algoritmos multimedia complejos (H.264, conversión de velocidad de fotogramas) [7] [8] [9] [10]
- Compiladores de paralelización automática
- Lenguajes de programación conscientes del tiempo en cooperación con el proyecto ACOTES [11]
- Programación visual
- Especulación a nivel de tarea
- Transferencia de GCC a procesadores VLIW de canalización expuestos [12]
- Carga de trabajo multiprograma para procesamiento integrado
- Un procesador VLIW integrado de 1 GHz
Miembros del proyecto
- Ghiath Al-Kadi
- Zbigniew Chamski
- Dmitry Cheresiz
- Marc Duranton (líder del proyecto)
- Surendra Guntur
- Jan Hoogerbrugge
- Anirban Lahiri
- Ondrej Popp
- Andrei Terechko
- Alex Turjan
- Clemens Wust
- ...
Referencias
- ↑ a b c d e f A. Terechko, J. Hoogerbrugge, G. Alkadi; S. Guntur; A. Lahiri; M. Duranton; C. Wust; P. Christie; A. Nackaerts; A. Kumar, "Equilibrio de la programabilidad y la eficiencia del silicio de arquitecturas heterogéneas multinúcleo", Transacciones ACM en sistemas informáticos integrados, Número especial sobre multimedia en tiempo real, 2010.
- ^ a b J. Hoogerbrugge, A. Terechko, "Un sistema multinúcleo multiproceso para el procesamiento de medios integrados", Transacciones en compiladores y arquitecturas integradas de alto rendimiento, volumen 4, número 2, 2008.
- ^ G. Al-Kadi, AS Terechko, "Un programador de tareas de hardware para procesamiento de vídeo integrado", en Actas de la 4ª Conferencia Internacional sobre alto rendimiento y arquitecturas y compiladores integrados, Paphos, Chipre, 25 al 28 de enero de 2009.
- ^ M. Sjalander, A. Terechko, M. Duranton; Una unidad de gestión de tareas anticipada para arquitecturas multinúcleo integradas; Actas de la 11ª Conferencia EUROMICRO de 2008 sobre arquitecturas, métodos y herramientas de diseño de sistemas digitales; Páginas 149-157; 2008; ISBN 978-0-7695-3277-6 ; IEEE Computer Society Washington, DC, EE. UU.
- ↑ A. Terechko, J. Hoogerbrugge; G. Al-Kadi; A. Lahiri; S. Guntur; M. Duranton; P. Christie; A. Nackaerts; A. Kumar, "Performance Density Exploration of Heterogeneous Multicore Architectures", presentación invitada en Rapid Simulation and Performance Evaluation: Methods and Tools (RAPIDO'09), el 25 de enero de 2009, junto con la 4ta Conferencia Internacional de Alto Rendimiento e Integrado Architectures and Compilers (HiPEAC), Paphos, Chipre, 25 al 28 de enero de 2009.
- ^ P. Christie, A. Nackaerts, A. Kumar, AS Terechko, G. Doornbos, "Rapid Design Flows for Advanced Technology Pathfinding", artículo invitado, Reunión internacional de dispositivos electrónicos, San Francisco, 2008.
- ^ G. Al-Kadi, J. Hoogerbrugge, S. Guntur, A. Terechko, M. Duranton, "Algoritmo 3DRS paralelo basado en meandros para la era multinúcleo", en IEEE International Conference on Consumer Electronics, Las Vegas, EE. UU., 11 de enero –13, 2010.
- ^ A. Azevedo, B. Juurlink, C. Meenderinck, A. Terechko, J. Hoogerbrugge, M. Alvarez, A. Ramirez, M. Valero, "A Highly Scalable Parallel Implementation of H.264", en Transactions on High- Arquitecturas y compiladores integrados de rendimiento, volumen 4, número 2, págs. 404-418, 2009.
- ^ A. Azevedo, C. Meenderinck, B. Juurlink, A. Terechko, J. Hoogerbrugge, M. Alvarez, A. Ramirez, "Decodificación paralela H.264 en un procesador multinúcleo integrado", en Actas de la 4ta Conferencia Internacional sobre Arquitecturas y compiladores integrados y de alto rendimiento, Paphos, Chipre, enero de 2009.
- ^ M. Alvarez, A. Azevedo, C. Meenderinck, B. Juurlink, A. Terechko, J. Hoogerbrugge, A. Ramirez, "Análisis de los límites de escalabilidad de la decodificación H.264 debido a la sobrecarga de TLP", en Actas de la sexta edición de HiPEAC Industrial Taller, noviembre de 2008.
- ^ ACOTES: http://www.hitech-projects.com/euprojects/ACOTES/
- ^ A. Turjan, D. Cheresiz, "Porting GCC a un procesador VLIW de vector de tubería expuesta", Cumbre de desarrolladores de GCC, Montreal, Québec, Canadá, 8 al 10 de junio de 2009.