Esfuerzo lógico

El método de esfuerzo lógico , un término acuñado por Ivan Sutherland y Bob Sproull en 1991, es una técnica sencilla que se utiliza para estimar el retraso en un circuito CMOS . Si se usa correctamente, puede ayudar en la selección de puertas para una función determinada (incluida la cantidad de etapas necesarias) y dimensionar las puertas para lograr el retardo mínimo posible para un circuito.

Derivación de retardo en una puerta lógica

El retardo se expresa en términos de una unidad de retardo básica, τ = 3RC , el retardo de un inversor que acciona un inversor idéntico sin ninguna capacitancia adicional agregada por interconexiones u otras cargas; el número sin unidades asociado con esto se conoce como retraso normalizado . (Algunos autores prefieren definir la unidad de retardo básica como el abanico de 4 retardos, el retardo de un inversor que acciona 4 inversores idénticos). Entonces, el retraso absoluto se define simplemente como el producto del retraso normalizado de la puerta, d , y τ :

${\displaystyle d_{abs}=d\cdot \tau }$

En un proceso típico de 600 nm, τ es aproximadamente 50 ps. Para un proceso de 250 nm, τ es aproximadamente 20 ps. En los procesos modernos de 45 nm, el retraso es de aproximadamente 4 a 5 ps.

El retardo normalizado en una puerta lógica se puede expresar como la suma de dos términos principales: retardo parásito normalizado , p (que es un retardo intrínseco de la puerta y se puede encontrar al considerar la puerta sin carga) y el esfuerzo de etapa , f (que depende de la carga como se describe a continuación). Como consecuencia,

${\displaystyle d=f+p}$

El esfuerzo de la etapa se divide en dos componentes: un esfuerzo lógico , g , que es la relación entre la capacitancia de entrada de una puerta dada y la de un inversor capaz de entregar la misma corriente de salida (y por lo tanto es una constante para una clase particular de puerta y puede describirse como que captura las propiedades intrínsecas de la puerta), y un esfuerzo eléctrico , h , que es la relación entre la capacitancia de entrada de la carga y la de la puerta. Tenga en cuenta que el "esfuerzo lógico" no tiene en cuenta la carga y, por lo tanto, tenemos el término "esfuerzo eléctrico" que tiene en cuenta la carga. El esfuerzo escénico es entonces simplemente:

${\displaystyle f=gh}$

La combinación de estas ecuaciones produce una ecuación básica que modela el retardo normalizado a través de una sola puerta lógica:

${\displaystyle d=gh+p}$

Procedimiento para calcular el esfuerzo lógico de una sola etapa

Los inversores CMOS a lo largo de la ruta crítica se diseñan típicamente con un gamma igual a 2. En otras palabras, el pFET del inversor está diseñado con el doble de ancho (y por lo tanto el doble de capacitancia) que el nFET del inversor, para obtener aproximadamente la misma resistencia pFET que la resistencia nFET, para obtener aproximadamente la misma corriente de subida y bajada. ^{[1] [2]}

Elija tamaños para todos los transistores de manera que la unidad de salida de la puerta sea igual a la unidad de salida de un inversor construido a partir de un PMOS de tamaño 2 y un NMOS de tamaño 1.

El control de salida de una puerta es igual al mínimo, sobre todas las combinaciones posibles de entradas, del control de salida de la puerta para esa entrada.

La unidad de salida de una puerta para una entrada dada es igual a la unidad en su nodo de salida.

La unidad en un nodo es igual a la suma de las unidades de todos los transistores que están habilitados y cuya fuente o drenaje está en contacto con el nodo en cuestión. Un transistor PMOS está habilitado cuando su voltaje de puerta es 0. Un transistor NMOS está habilitado cuando su voltaje de puerta es 1.

Una vez elegidos los tamaños, el esfuerzo lógico de la salida de la puerta es la suma de los anchos de todos los transistores cuya fuente o drenaje está en contacto con el nodo de salida. El esfuerzo lógico de cada entrada a la puerta es la suma de los anchos de todos los transistores cuya puerta está en contacto con ese nodo de entrada.

El esfuerzo lógico de toda la puerta es la relación entre su esfuerzo lógico de salida y la suma de sus esfuerzos lógicos de entrada.

Redes lógicas multietapa

Una de las principales ventajas del método de esfuerzo lógico es que se puede extender rápidamente a circuitos compuestos de múltiples etapas. El retardo total de la ruta normalizada D se puede expresar en términos de un esfuerzo de ruta general , F , y la demora parasitaria de la ruta P (que es la suma de las demoras parásitas individuales):

${\displaystyle D=NF^{1/N}+P}$

El esfuerzo de la ruta se expresa en términos del esfuerzo lógico de la ruta G (el producto de los esfuerzos lógicos individuales de las puertas) y el esfuerzo eléctrico de la ruta H (la relación entre la carga de la ruta y su capacitancia de entrada).

Para caminos donde cada puerta conduce solo una puerta adicional (es decir, la siguiente puerta en el camino),

${\displaystyle F=GH}$

Sin embargo, para los circuitos que se ramifican, se debe tener en cuenta un esfuerzo de ramificación adicional , b ; es la relación entre la capacitancia total impulsada por la puerta y la capacitancia en la ruta de interés:

${\displaystyle b={\frac {C_{onpath}+C_{offpath}}{C_{onpath}}}}$

Esto produce un esfuerzo de ramificación de la trayectoria B que es el producto de los esfuerzos de ramificación de las etapas individuales; el esfuerzo total del camino es entonces

${\displaystyle F=GHB}$

Se puede ver que b = 1 para puertas que conducen solo una puerta adicional, fijando B = 1 y haciendo que la fórmula se reduzca a la versión anterior sin ramificaciones.

Retraso mínimo

Se puede demostrar que en las redes lógicas de etapas múltiples, el retardo mínimo posible a lo largo de una ruta particular se puede lograr diseñando el circuito de manera que los esfuerzos de las etapas sean iguales. Para una combinación dada de compuertas y una carga conocida, B , G y H son todos fijos, lo que hace que F sea ​​fijo; por lo tanto, las puertas individuales deben tener un tamaño tal que los esfuerzos de la etapa individual sean

${\displaystyle f=F^{1/N}}$

donde N es el número de etapas del circuito.

Ejemplos de

Retraso en un inversor

Un circuito inversor CMOS.

Por definición, el esfuerzo lógico g de un inversor es 1. Si el inversor acciona un inversor equivalente, el esfuerzo eléctrico h también es 1.

El retardo parásito p de un inversor también es 1 (esto se puede encontrar considerando el modelo de retardo de Elmore del inversor).

Por lo tanto, el retardo total normalizado de un inversor que acciona un inversor equivalente es

${\displaystyle d=gh+p=(1)(1)+1=2}$

Retraso en las puertas NAND y NOR

El esfuerzo lógico de una puerta NAND de dos entradas se calcula en g = 4/3 porque una puerta NAND con capacitancia de entrada 4 puede conducir la misma corriente que el inversor, con capacitancia de entrada 3. De manera similar, el esfuerzo lógico de dos -La puerta NOR de entrada puede ser g = 5/3. Debido al menor esfuerzo lógico, las puertas NAND generalmente se prefieren a las puertas NOR.

Para puertas más grandes, el esfuerzo lógico es el siguiente:

Esfuerzo lógico para entradas de puertas CMOS estáticas, con gamma = 2

	Numero de entradas
Tipo de puerta	1	2	3	4	5	norte
Inversor	1	N / A	N / A	N / A	N / A	N / A
NAND	N / A	${\displaystyle {\frac {4}{3}}}$	${\displaystyle {\frac {5}{3}}}$	${\displaystyle {\frac {6}{3}}}$	${\displaystyle {\frac {7}{3}}}$	${\displaystyle {\frac {n+2}{3}}}$
NI	N / A	${\displaystyle {\frac {5}{3}}}$	${\displaystyle {\frac {7}{3}}}$	${\displaystyle {\frac {9}{3}}}$	${\displaystyle {\frac {11}{3}}}$	${\displaystyle {\frac {2n+1}{3}}}$

El retardo parásito normalizado de las puertas NAND y NOR es igual al número de entradas.

Por lo tanto, el retardo normalizado de una puerta NAND de dos entradas que impulsa una copia idéntica de sí misma (tal que el esfuerzo eléctrico es 1) es

${\displaystyle d=gh+p=(4/3)(1)+2=10/3}$

y para una puerta NOR de dos entradas, el retardo es

${\displaystyle d=gh+p=(5/3)(1)+2=11/3}$

Referencias

1. Bakos, Jason D. "Fundamentos del diseño de chips VLSI" . Universidad de Carolina del Sur. pag. 23. Archivado desde el original el 8 de noviembre de 2011 . Consultado el 8 de marzo de 2011 .
2. Dielen, M .; Theeuwen, JFM (1987). Una estructura CMOS óptima para el diseño de una biblioteca celular . pag. 11.

Otras lecturas

• Sutherland, Ivan E .; Sproull, Robert F .; Harris, David F. (1999). Esfuerzo lógico: diseño de circuitos CMOS rápidos . Morgan Kaufmann. ISBN 1-55860-557-6.
• Weste, Neil HE; Harris, David (2011). Diseño CMOS VLSI: Una perspectiva de circuitos y sistemas, 3ª Ed . Pearson / Addison-Wesley. ISBN 0-321-54774-8.