El cálculo de retardo es el término utilizado en el diseño de circuitos integrados para el cálculo del retardo de puerta de una única puerta lógica y los cables conectados a ella. Por el contrario, el análisis de tiempo estático calcula los retrasos de trayectos completos, utilizando el cálculo de retraso para determinar el retraso de cada puerta y cable.
Se utilizan muchos métodos para calcular el retardo de la propia puerta. La elección depende principalmente de la velocidad y precisión requeridas:
- Se pueden utilizar simuladores de circuitos como SPICE . Este es el método más preciso, pero más lento.
- Las tablas bidimensionales [1] se utilizan comúnmente en aplicaciones tales como síntesis lógica , ubicación y enrutamiento . Estas tablas toman una carga de salida y una pendiente de entrada y generan un retardo de circuito y una pendiente de salida.
- A veces se usa un modelo muy simple llamado modelo de factor K. Esto se aproxima al retardo como una constante más k multiplicado por la capacitancia de carga.
- Un modelo más complejo llamado Lenguaje de cálculo de retardo, [2] o DCL, llama a un programa definido por el usuario siempre que se requiere un valor de retardo. Esto permite representar modelos arbitrariamente complejos, pero plantea importantes problemas de ingeniería de software.
- El esfuerzo lógico proporciona un cálculo de retraso simple que tiene en cuenta el tamaño de la puerta y es analíticamente manejable.
De manera similar, hay muchas formas de calcular el retraso de un cable. El retraso de un cable normalmente será diferente para cada destino. En orden de precisión creciente (y velocidad decreciente), los métodos más comunes son:
- Lumped C . Se aplica toda la capacitancia del cable a la salida de la puerta y se ignora el retardo a través del propio cable.
- El retardo de Elmore [3] es una aproximación simple, a menudo utilizada cuando la velocidad de cálculo es importante, pero el retardo a través del cable en sí no puede ignorarse. Utiliza los valores R y C de los segmentos de cable en un cálculo simple. El retraso de cada segmento de cable es el R de ese segmento multiplicado por el C. descendente. Luego, todos los retrasos se suman desde la raíz. (Esto supone que la red está estructurada en árbol, como ocurre con la mayoría de las redes en chips. En este caso, el retardo de Elmore se puede calcular en el tiempo O (N) con dos recorridos de árbol. Si la red no está estructurada en árbol, el retardo de Elmore todavía se puede calcular , pero implica cálculos matriciales).
- La coincidencia de momentos es un método analítico más sofisticado. Se puede pensar que coincide con múltiples momentos en el dominio del tiempo o que se encuentra una buena aproximación racional (una aproximación de Padé ) en el dominio de la frecuencia. (Estos están muy relacionados; consulte la transformada de Laplace ). También se puede pensar en una generalización del retardo de Elmore, que coincide con el primer momento en el dominio del tiempo (o calcula una aproximación de un polo en el dominio de la frecuencia; son equivalentes) . El primer uso de esta técnica, AWE, [4] utilizó la coincidencia explícita de momentos. Los métodos más nuevos, como PRIMA [5] y PVL, utilizan la coincidencia de momentos implícita, basada en los subespacios de Krylov . Estos métodos son más lentos que los de Elmore pero más precisos. En comparación con la simulación de circuitos, son más rápidos pero menos precisos.
- Se pueden utilizar simuladores de circuitos como SPICE . Este suele ser el método más preciso, pero más lento.
- DCL, como se definió anteriormente, se puede utilizar para interconexión y retardo de puerta.
A menudo, tiene sentido combinar el cálculo de una puerta y todo el cable conectado a su salida. Esta combinación a menudo se denomina retraso de etapa .
El retraso de un cable o puerta también puede depender del comportamiento de los componentes cercanos. Este es uno de los principales efectos que se analizan durante las comprobaciones de integridad de la señal .
Cálculo de retardos en diseño digital
En el contexto del diseño digital semi-personalizado, la información digital pre-caracterizada a menudo se abstrae en la forma de la tabla de consulta 2-D (LUT) mencionada anteriormente. La idea detrás del método de diseño semi-personalizado es usar bloques de componentes preconstruidos y probados para construir algo más grande, digamos, un chip.
En este contexto, los bloques son puertas lógicas como NAND, OR, AND, etc. Aunque en realidad estas puertas estarán compuestas por transistores, un ingeniero semi-personalizado solo conocerá la información de retardo desde el pin de entrada al pin de salida, llamado arco de tiempo. La tabla 2D representa información sobre la variabilidad del retardo de la puerta con respecto a las dos variables independientes, generalmente la tasa de cambio de la señal en la entrada y la carga en el pin de salida. Estas dos variables se denominan rotación y carga en el lenguaje del diseño.
Un motor de análisis de tiempo estático calculará primero el retraso de las celdas individuales y las unirá para realizar un análisis más detallado.
Cálculo estadístico del retraso
A medida que las dimensiones del chip se reducen, es posible que los retrasos tanto de las puertas como de los cables deban tratarse como estimaciones estadísticas en lugar de cantidades deterministas. Para puertas, esto requiere extensiones a los formatos de la biblioteca. Para los cables, esto requiere métodos que puedan calcular las medias y distribuciones de los retrasos de los cables. En ambos casos, es fundamental capturar la dependencia de las variables subyacentes, como el voltaje umbral y el espesor del metal, ya que estos dan como resultado correlaciones entre los retrasos de los componentes cercanos. Consulte [6] para ver un ejemplo temprano.
Ver también
Referencias
- ^ E.-Y. Chung, B.-H. Joo, Y.-K. Lee, K.-H. Kim y S.-H. Lee, "Método de análisis de retardo avanzado para tecnología ASIC submicrónica", en Proc. IEEE 5th Int. ASIC Conf. 1992, págs. 471-474.
- ^ Estándar IEEE que incluye DCL
- ^ * WC Elmore, La respuesta transitoria de las redes lineales amortiguadas con particular atención a los amplificadores de banda ancha , Journal of Applied Physics, enero de 1948, volumen 19, número 1, págs. 55-63.
- ^ * Saqueo, LT; Rohrer, RA, evaluación de formas de onda asintóticas para análisis de tiempo
- ^ * Odabasioglu, A .; Celik, M .; Pileggi, LT, PRIMA: algoritmo de macromodelado de interconexión de orden reducido pasivo , IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems , Volumen 17, Número 8, agosto de 1998, págs. 645 - 654
- ^ Ying Liu; Pileggi, LT; Strojwas, AJ, (1999) Modelo de reducción de orden de interconexión RC (L) que incluye análisis variacional , actas de la 36ª Conferencia de Automatización del Diseño, 21-25 de junio de 1999, págs. 201 - 206