Circuito cuasi-insensible al retardo


En el diseño de lógica digital , un circuito asíncrono es casi insensible a la demora (QDI) cuando funciona correctamente, independientemente de la puerta y la demora del cable, con la excepción más débil necesaria para estar completo . [tiempo 1] [tiempo 2]

Los circuitos QDI se han utilizado para fabricar una gran cantidad de chips de investigación, de los cuales se muestra a continuación una pequeña selección.

El circuito QDI más simple es un oscilador en anillo implementado mediante un ciclo de inversores . Cada puerta impulsa dos eventos en su nodo de salida. La red pull up impulsa el voltaje del nodo de GND a Vdd o la red pull down de VDD a GND. Esto le da al oscilador en anillo seis eventos en total.

Se pueden conectar varios ciclos mediante una puerta de entrada múltiple. Un elemento c , que espera a que sus entradas coincidan antes de copiar el valor en su salida, se puede usar para sincronizar varios ciclos. Si un ciclo llega al elemento c antes que otro, se ve obligado a esperar. La sincronización de tres o más de estos ciclos crea una canalización que permite que los ciclos se activen uno tras otro.

Si se sabe que los ciclos son mutuamente excluyentes , entonces pueden conectarse usando lógica combinacional ( Y , O ). Esto permite que el ciclo activo continúe independientemente de los ciclos inactivos, y generalmente se usa para implementar codificaciones insensibles al retardo .

Para sistemas más grandes, esto es demasiado para administrar. Por lo tanto, se dividen en procesos . Cada proceso describe la interacción entre un conjunto de ciclos agrupados en canales , y el límite del proceso divide estos ciclos en puertos de canal . Cada puerto tiene un conjunto de nodos de solicitud que tienden a codificar datos y nodos de reconocimiento que tienden a no tener datos. El proceso que impulsa la solicitud es el remitente , mientras que el proceso que impulsa el acuse de recibo es el receptor . Ahora bien, el emisor y el receptor se comunican mediante determinados protocolos [síntesis 1]y la activación secuencial de acciones de comunicación de un proceso al siguiente se modela como un token que atraviesa la canalización.


Circuito de tubería QDI
Sistema de reglas de eventos de canalización QDI
Puerta CMOS NAND
A & B -> Salida-~A | ~B -> Fuera+
Elemento C CMOS con retroalimentación débil
A y B -> _O-~A & ~B -> _O+_O -> O-~_O -> O+
Elemento C CMOS con retroalimentación combinacional
A y B -> _O-~A & ~B -> _O+_O -> O-~_O -> O+
Medio búfer de condición débil sin datos
Re & Lr -> _Rr-~_Rr -> Rr+Rr -> Le-~Re & ~Lr -> _Rr+_Rr -> Rr-~Rr-> Le+
Medio búfer de precarga sin datos
es & Lr -> _Rr-~_Rr -> Rr+Lr y Rr -> _Lv-~_Nv -> Nv+Lv -> Le-~Le & ~Re -> _es+_es -> es-~es -> _Rr+_Rr -> Rr-~Lr & ~Rr -> _Lv+_Nv -> Nv-~Lv -> Le+Le & Re -> _es-~_es -> es+