El SPARC64 V ( Zeus ) es un microprocesador SPARC V9 diseñado por Fujitsu . [1] El SPARC64 V fue la base de una serie de procesadores sucesivos diseñados para servidores y, más tarde, supercomputadoras.
Información general | |
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Lanzado | 2001 |
Diseñada por | Fujitsu |
Actuación | |
Max. Frecuencia de reloj de la CPU | 1,10 GHz a 1,35 GHz |
Arquitectura y clasificación | |
Conjunto de instrucciones | SPARC V9 |
Especificaciones físicas | |
Núcleos |
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Las series de servidores son SPARC64 V +, VI, VI +, VII, VII +, X, X + y XII. El SPARC64 VI y sus sucesores hasta el VII + se utilizaron en los servidores SPARC Enterprise M-Series de Fujitsu y Sun (más tarde Oracle ) . Además de los servidores, también se utilizó una versión de SPARC64 VII en la supercomputadora Fujitsu FX1 disponible comercialmente. En octubre de 2017, SPARC64 XII es el último procesador de servidor y se utiliza en los servidores Fujitsu y Oracle M12.
La serie de supercomputadoras se basó en SPARC64 VII, y son SPARC64 VIIfx, IXfx y XIfx. El SPARC64 VIIIfx se usó en la computadora K y el SPARC64 IXfx en el PRIMEHPC FX10 disponible comercialmente . En julio de 2016, SPARC64 XIfx es el último procesador de supercomputadora y se utiliza en la supercomputadora Fujitsu PRIMEHPC FX100.
Historia
A finales de la década de 1990, HAL Computer Systems , una subsidiaria de Fujitsu, estaba diseñando un sucesor del SPARC64 GP como el SPARC64 V.Anunciado por primera vez en el Microprocessor Forum 1999, el HAL SPARC64 V habría operado a 1 GHz y tenía una amplia organización superescalar con superespeculación , un caché de seguimiento de instrucciones L1 , un caché de datos L1 pequeño pero muy rápido de 8 KB y cachés L2 separados para instrucciones y datos. Fue diseñado en el proceso CS85 de Fujitsu, un proceso CMOS de 0,17 μm con seis niveles de interconexión de cobre; y habría consistido en 65 millones de transistores en una matriz de 380 mm 2 . Originalmente programado para un lanzamiento a finales de 2001 en los servidores Fujitsu GranPower, se canceló a mediados de 2001 cuando Fujitsu cerró HAL y lo reemplazó por un diseño de Fujitsu. [2]
Los primeros Fujitsu SPARC64 V se fabricaron en diciembre de 2001. [3] Funcionaron entre 1,1 y 1,35 GHz. La hoja de ruta SPARC64 2003 de Fujitsu mostró que la compañía planeaba lanzar una versión de 1,62 GHz a finales de 2003 o principios de 2004, pero fue cancelada a favor de la SPARC64 V +. [4] Fujitsu utilizó el SPARC64 V en sus servidores PRIMEPOWER.
El SPARC64 V se presentó por primera vez en el Microprocessor Forum 2002. [5] En su presentación, tenía la frecuencia de reloj más alta de los procesadores de servidor SPARC y de 64 bits en producción; y la clasificación SPEC más alta de cualquier procesador SPARC. [5]
Descripción
El SPARC64 V es un microprocesador superescalar de cuatro problemas con ejecución fuera de orden . Se basó en el microprocesador de mainframe Fujitsu GS8900 . [6]
Tubería
El SPARC64 V obtiene hasta ocho instrucciones del caché de instrucciones durante la primera etapa y las coloca en un búfer de instrucciones de 48 entradas. En la siguiente etapa, se toman cuatro instrucciones de este búfer, se decodifican y se envían a las estaciones de reserva correspondientes. El SPARC64 V tiene seis estaciones de reserva, dos que sirven a las unidades enteras, una para los generadores de direcciones, dos para las unidades de punto flotante y una para las instrucciones de derivación. Cada entero, generador de direcciones y unidad de punto flotante tiene una estación de reserva de ocho entradas. Cada estación de reserva puede enviar una instrucción a su unidad de ejecución. La instrucción que se envía depende en primer lugar de la disponibilidad del operando y luego de su antigüedad. Las instrucciones más antiguas tienen mayor prioridad que las más nuevas. Las estaciones de reserva pueden enviar instrucciones de forma especulativa (envío especulativo). Es decir, las instrucciones se pueden enviar a las unidades de ejecución incluso cuando sus operandos aún no están disponibles, pero lo estarán cuando comience la ejecución. Durante la etapa seis, se envían hasta seis instrucciones.
Registro leído
Los archivos de registro se leen durante la etapa siete. La arquitectura SPARC tiene archivos de registro separados para instrucciones enteras y de punto flotante. El archivo de registro de enteros tiene ocho ventanas de registro. El JWR (registro de trabajo conjunto) contiene 64 entradas y tiene ocho puertos de lectura y dos puertos de escritura. El JWR contiene un subconjunto de las ocho ventanas de registro, las ventanas de registro anterior, actual y siguiente. Su propósito es reducir el tamaño del archivo de registro para que el microprocesador pueda operar a frecuencias de reloj más altas. El archivo de registro de punto flotante contiene 64 entradas y tiene seis puertos de lectura y dos puertos de escritura.
Ejecución
La ejecución comienza durante la etapa nueve. Hay seis unidades de ejecución, dos para enteros, dos para cargas y almacenes y dos para coma flotante. [7] Las dos unidades de ejecución de números enteros se denominan EXA y EXB. Ambos tienen una unidad aritmética lógica (ALU) y una unidad de desplazamiento, pero solo EXA tiene unidades de multiplicar y dividir. Las cargas y los almacenes son ejecutados por dos generadores de direcciones (AG) designados AGA y AGB. Estas son ALU simples que se utilizan para calcular direcciones virtuales.
Las dos unidades de coma flotante (FPU) se denominan FLA y FLB. Cada FPU contiene un sumador y un multiplicador, pero solo FLA tiene una unidad gráfica adjunta. Ejecutan instrucciones de sumar, restar, multiplicar, dividir, raíz cuadrada y multiplicar-sumar . A diferencia de su sucesor SPARC64 VI , el SPARC64 V realiza la multiplicación-suma con operaciones de multiplicación y suma separadas, por lo tanto, con hasta dos errores de redondeo. [8] La unidad gráfica ejecuta instrucciones del Conjunto de instrucciones visuales (VIS), un conjunto de instrucciones únicas, instrucciones de datos múltiples (SIMD). Todas las instrucciones se canalizan excepto las de división y raíz cuadrada, que se ejecutan mediante algoritmos iterativos. La instrucción FMA se implementa leyendo tres operandos del registro de operandos, multiplicando dos de los operandos, enviando el resultado y el tercer operando al sumador y agregándolos para producir el resultado final.
Los resultados de las unidades de ejecución y las cargas no se escriben en el archivo de registro. Para mantener el orden del programa, se escriben para actualizar los búferes, donde residen hasta que se confirman. El SPARC64 V tiene búferes de actualización separados para unidades enteras y de punto flotante. Ambos tienen 32 entradas cada uno. El registro de enteros tiene ocho puertos de lectura y cuatro puertos de escritura. La mitad de los puertos de escritura se utilizan para los resultados de las unidades de ejecución de enteros y la otra mitad para los datos devueltos por las cargas. El búfer de actualización de punto flotante tiene seis puertos de lectura y cuatro puertos de escritura.
El compromiso se lleva a cabo durante la etapa diez como muy pronto. El SPARC64 V puede enviar hasta cuatro instrucciones por ciclo. Durante la etapa once, los resultados se escriben en el archivo de registro, donde se vuelve visible para el software. [9]
Cache
El SPARC64 V tiene una jerarquía de caché de dos niveles. El primer nivel consta de dos cachés, un caché de instrucciones y un caché de datos. El segundo nivel consta de una caché unificada en la matriz.
Cada una de las cachés de nivel 1 (L1) tiene una capacidad de 128 KB. Ambos son asociativos de conjuntos bidireccionales y tienen un tamaño de línea de 64 bytes. Están virtualmente indexados y etiquetados físicamente. Se accede a la caché de instrucciones a través de un bus de 256 bits. Se accede a la caché de datos con dos buses de 128 bits. La caché de datos consta de ocho bancos separados por límites de 32 bits. Utiliza una política de reescritura. La caché de datos escribe en la caché L2 con su propio bus unidireccional de 128 bits.
La caché de segundo nivel tiene una capacidad de 1 o 2 MB y la asociatividad configurada depende de la capacidad.
Sistema de autobús
El microprocesador tiene un bus de sistema de 128 bits que opera a 260 MHz. El bus puede funcionar en dos modos, velocidad de datos únicos (SDR) o velocidad de datos dobles (DDR), lo que produce un ancho de banda máximo de 4,16 u 8,32 GB / s, respectivamente.
Físico
El SPARC64 V constaba de 191 millones de transistores, de los cuales 19 millones están contenidos en circuitos lógicos. [10] Se fabricó en una m 0,13 , [11] de ocho capas de cobre de metalización, complementario de metal-óxido-semiconductor (CMOS) de silicio sobre aislante proceso (SOI). El troquel medía 18,14 mm por 15,99 mm para un área de troquel de 290 mm 2 . [10]
Eléctrico
A 1,3 GHz, el SPARC64 V tiene una disipación de potencia de 34,7 W. [10] Los servidores Fujitsu PrimePower que utilizan el SPARC64 V suministran un voltaje ligeramente superior al microprocesador para permitirle funcionar a 1,35 GHz. El aumento del voltaje de la fuente de alimentación y la frecuencia de funcionamiento aumentaron la disipación de energía a ~ 45 W. [12]
SPARC64 V +
Información general | |
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Lanzado | 2004 |
Diseñada por | Fujitsu |
Actuación | |
Max. Frecuencia de reloj de la CPU | De 1,65 GHz a 2,16 GHz |
Arquitectura y clasificación | |
Conjunto de instrucciones | SPARC V9 |
Especificaciones físicas | |
Núcleos |
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El SPARC64 V + , cuyo nombre en código es "Olympus-B", es un desarrollo posterior del SPARC64 V. Las mejoras sobre el SPARC64 V incluyeron frecuencias de reloj más altas de 1,82-2,16 GHz y una caché L2 de 3 o 4 MB más grande. [1]
La primera SPARC64 V +, una versión de 1,89 GHz, se envió en septiembre de 2004 en Fujitsu PrimePower 650 y 850. En diciembre de 2004, se envió una versión de 1,82 GHz en PrimePower 2500. Estas versiones tienen una caché L2 de 3 MB. [13] En febrero de 2006, se introdujeron cuatro versiones: versiones de 1,65 y 1,98 GHz con 3 MB de caché L2 enviadas en PrimePower 250 y 450; y versiones de 2.08 y 2.16 GHz con cachés L2 de 4 MB que se envían en modelos de gama media y alta. [14]
Contenía aproximadamente 400 millones de transistores en una matriz de 18,46 mm por 15,94 mm para un área de 294,25 mm 2 . Fue fabricado en un proceso CMOS de 90 nm con diez niveles de interconexión de cobre . [6]
SPARC64 VI
Información general | |
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Lanzado | 2007 |
Actuación | |
Max. Frecuencia de reloj de la CPU | 2150 - 2400 |
Cache | |
Caché L1 | 128 KB por núcleo |
Caché L2 | 4-6 MB por núcleo |
Arquitectura y clasificación | |
Instrucciones | SPARC V9 |
Especificaciones físicas | |
Transistores |
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Núcleos |
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Historia | |
Predecesor | SPARC64 V + |
Sucesor | SPARC64 VII |
El SPARC64 VI , cuyo nombre en código es Olympus-C, es un procesador de dos núcleos (el primer procesador SPARC64 de varios núcleos) que sucedió al SPARC64 V + . Está fabricado por Fujitsu en un proceso de silicio sobre aislante (SOI) CMOS de cobre de 10 capas de 90 nm, que permitió integrar dos núcleos y una caché L2 en un dado. Cada núcleo es un procesador SPARC64 V + modificado . Una de las principales mejoras es la adición de subprocesos múltiples de grano grueso bidireccional (CMT), que Fujitsu denominó subprocesos múltiples verticales (VMT). En CMT, qué subproceso se ejecuta está determinado por el tiempo compartido, o si el subproceso está ejecutando una operación de latencia larga, entonces la ejecución se cambia al otro subproceso. [15] La adición de CMT requirió la duplicación del contador del programa y los registros de control, enteros y de punto flotante, por lo que hay un conjunto de cada uno para cada subproceso. También se agregó una instrucción de suma múltiple fusionada (FMA) de punto flotante , el primer procesador SPARC en hacerlo. [8]
Los núcleos comparten una caché L2 unificada en la matriz de 6 MB. La caché L2 es asociativa de 12 vías y tiene líneas de 256 bytes. Se accede a la caché a través de dos buses unidireccionales, un bus de lectura de 256 bits y un bus de escritura de 128 bits. El SPARC64 VI tiene un nuevo bus de sistema, el Jupiter Bus. El SPARC64 VI constaba de 540 millones de transistores. La matriz mide 20,38 mm por 20,67 mm (421,25 mm 2 ).
El SPARC64 VI originalmente se introdujo a mediados de 2004 en los servidores PrimePower de Fujitsu. El desarrollo de PrimerPowers se canceló después de que Fujitsu y Sun Microsystems anunciaran en junio de 2004 que colaborarían en nuevos servidores llamados Advanced Product Line (APL). Se programó la introducción de estos servidores a mediados de 2006, pero se retrasaron hasta abril de 2007, cuando se introdujeron como SPARC Enterprise . Los procesadores SPARC64 VI presentados en SPARC Enterprise en su anuncio eran una versión de 2.15 GHz con una caché L2 de 5 MB, y versiones de 2.28 y 2.4 GHz con cachés L2 de 6 MB. [dieciséis]
SPARC64 VII
El SPARC64 VII (anteriormente llamado SPARC64 VI +), [17] con nombre en código Jupiter , [18] es un desarrollo adicional del SPARC64 VI anunciado en julio de 2008. [18] Es un microprocesador de cuatro núcleos. Cada núcleo es capaz de subprocesos múltiples simultáneos bidireccionales (SMT), que reemplaza subprocesos múltiples de grano grueso bidireccional , denominados subprocesos múltiples verticales (VMT) por Fujitsu. Por lo tanto, puede ejecutar ocho subprocesos simultáneamente. [19] Otros cambios incluyen más características RAS ; el archivo de registro de enteros ahora está protegido por ECC, y el número de verificadores de errores se ha incrementado a alrededor de 3.400. Consta de 600 millones de transistores, mide 21,31 mm × 20,86 mm (444,63 mm 2 ) y está fabricado por Fujitsu en su proceso de interconexión de cobre CMOS de 65 nm .
El SPARC64 VII apareció en SPARC Enterprise . Es compatible con socket con su predecesor, el SPARC64 VI, y se puede actualizar en campo. Los SPARC64 VII podrían coexistir, mientras operan a su frecuencia de reloj nativa, junto con los SPARC64 VI. [20] Las primeras versiones de SPARC64 VII fueron una versión de 2,4 GHz con una caché L2 de 5 MB utilizada en SPARC Enterprise M4000 y M5000, y una versión de 2,52 GHz con una caché L2 de 6 MB. [18] El 28 de octubre de 2008, se introdujo una versión de 2,52 GHz con una caché L2 de 5 MB en el SPARC Enterprise M3000. [21] El 13 de octubre de 2009, Fujitsu y Sun presentaron nuevas versiones de SPARC64 VII (nombre en código Jupiter + ), [22] una versión de 2,53 GHz con una caché L2 de 5,5 MB para el M4000 y M5000, y una versión de 2,88 GHz con una caché L2 de 6 MB para los modelos M8000 y M9000. [23] El 12 de enero de 2010, se introdujo en el M3000 una versión de 2,75 GHz con una caché L2 de 5 MB. [24]
SPARC64 VII +
El SPARC64 VII + ( Jupiter-E ), [25] denominado M3 por Oracle, [25] es un desarrollo posterior del SPARC64 VII. La frecuencia de reloj se incrementó hasta 3 GHz y el tamaño de la caché L2 se duplicó a 12 MB. Esta versión se anunció el 2 de diciembre de 2010 para los servidores SPARC Enterprise M8000 y M9000 de gama alta. [26] Estas mejoras dieron como resultado un aumento de aproximadamente un 20% en el rendimiento general. Una versión de 2,66 GHz era para los modelos M4000 y M5000 de gama media. [25] El 12 de abril de 2011, se anunció una versión de 2,86 GHz con dos o cuatro núcleos y una caché L2 de 5,5 MB para el M3000 de gama baja. [27] [25] El VII + es compatible con socket con su predecesor, el VII. Los servidores SPARC Enterprise M-Series de gama alta existentes pueden actualizarse a los procesadores VII + en el campo. [28]
SPARC64 VIIIfx
El SPARC64 VIIIfx ( Venus ) es un procesador de ocho núcleos basado en el SPARC64 VII diseñado para informática de alto rendimiento (HPC). [29] Como resultado, el VIIIfx no sucedió al VII, pero existió al mismo tiempo que éste. Consta de 760 millones de transistores, mide 22,7 mm por 22,6 (513,02 mm 2 ;), está fabricado en el proceso CMOS de 45 nm de Fujitu con interconexiones de cobre y tiene 1.271 pines de E / S. El VIIIfx tiene un rendimiento máximo de 128 GFLOPS y un consumo de energía típico de 58 W a 30 ° C para una eficiencia de 2,2 GFLOPS / W. El VIIIfx tiene cuatro controladores de memoria integrados para un total de ocho canales de memoria . Se conecta a 64 GB de DDR3 SDRAM y tiene un ancho de banda de memoria máximo de 64 GB / s. [30]
Historia
El VIIIfx fue desarrollado para el Proyecto de supercomputadora de próxima generación (también llamado Kei Soku Keisenki y Proyecto Keisoku) iniciado por el Ministerio de Educación, Cultura, Deportes, Ciencia y Tecnología de Japón en enero de 2006. El proyecto tenía como objetivo producir la supercomputadora más rápida del mundo con rendimiento de más de 10 PFLOPS en marzo de 2011. Las empresas contratadas para desarrollar la supercomputadora fueron Fujitsu, Hitachi y NEC . La supercomputadora se concibió originalmente para tener una arquitectura híbrida que contenga procesadores escalares y vectoriales . El VIIIfx diseñado por Fujitsu debía haber sido el procesador escalar, y el procesador vectorial debía haber sido diseñado conjuntamente por Hitachi y NEC. Sin embargo, debido a la crisis financiera de 2007-2008 , Hitachi y NEC anunciaron en mayo de 2009 que abandonarían el proyecto porque la fabricación del hardware del que eran responsables les ocasionaría pérdidas financieras. Posteriormente, Fujitsu rediseñó la supercomputadora para usar el VIIIfx como su único tipo de procesador.
Para el 2010, el superordenador que se construiría el proyecto fue nombrado el equipo K . Ubicado en el Instituto Avanzado de Ciencias Computacionales (AICS) de RIKEN en Kobe , Japón; [31] [32] [33] obtiene su rendimiento de 88,128 procesadores VIIIfx. En junio de 2011, el Comité del Proyecto TOP500 anunció que la computadora K (aún incompleta con solo 68,544 procesadores) superó el punto de referencia LINPACK con 8.162 PFLOPS , logrando el 93% de su rendimiento máximo, lo que la convierte en la supercomputadora más rápida del mundo en ese momento. [32] [34] [35] [36]
Descripción
El núcleo VIIIfx se basa en el del SPARC64 VII con numerosas modificaciones para HPC, a saber, Extensiones Computacionales Aritméticas de Computación de Alto Rendimiento (HPC-ACE), una extensión diseñada por Fujitsu para la arquitectura SPARC V9. El front-end había eliminado el subproceso múltiple de grano grueso, la caché de instrucciones L1 se redujo a la mitad en tamaño a 32 KB; y el número de entradas de caché de direcciones de destino de rama (BTAC) se redujo a 1.024 desde 8.192, y su asociatividad se redujo a dos desde ocho; y se insertó una etapa de canalización adicional antes del decodificador de instrucciones. Esta etapa acomodó el mayor número de registros enteros y de punto flotante definidos por HPC-ACE. La arquitectura SPARC V9 fue diseñada para tener solo 32 registros de números enteros y 32 de punto flotante. La codificación de la instrucción SPARC V9 limitó el número de registros especificables a 32. Para especificar los registros adicionales, HPC-ACE tiene una instrucción de "prefijo" que seguiría inmediatamente a una o dos instrucciones SPARC V9. La instrucción de prefijo contenía (principalmente) las partes de los números de registro que no cabían dentro de una instrucción SPARC V9. Esta etapa de canalización adicional fue donde se combinaron hasta cuatro instrucciones SPARC V9 con hasta dos instrucciones de prefijo en la etapa anterior. Luego, las instrucciones combinadas se decodificaron en la siguiente etapa de canalización.
El back-end también se modificó en gran medida. El número de entradas de la estación de reserva para instrucciones de rama y enteros se redujo a seis y diez, respectivamente. Tanto los archivos de registro de enteros como de coma flotante tenían registros agregados: el archivo de registro de enteros ganó 32, y había un total de 256 registros de coma flotante. Los registros enteros adicionales no forman parte de las ventanas de registro definidas por SPARC V9, pero siempre son accesibles mediante la instrucción de prefijo; y los 256 registros de coma flotante podrían ser utilizados tanto por instrucciones escalares de coma flotante como por instrucciones SIMD tanto enteras como de coma flotante. Se agregó una etapa de canalización adicional al comienzo de la canalización de ejecución de punto flotante para acceder al archivo de registro de punto flotante más grande. Las instrucciones SIMD de 128 bits de HPC-ACE se implementaron agregando dos unidades de punto flotante adicionales para un total de cuatro. La ejecución SIMD puede realizar hasta cuatro operaciones fusionadas-multiplicar-sumar de precisión simple o doble (ocho FLOP) por ciclo. El número de entradas de la cola de carga se incrementó de 16 a 20, y el tamaño de la caché de datos L1 se redujo a la mitad a 32 KB. La cantidad de entradas de la pila de confirmación, que determinaba la cantidad de instrucciones que podrían estar en curso en el back-end, se redujo a 48 de 64.
Especificaciones misceláneas
- Rango de direcciones físicas: 41 bits
- Cache:
- L1: 32 KB de dos vías de asociación de conjuntos de datos, 32 KB asociativa en conjunto de instrucciones de dos vías (línea de caché de 128 bytes), sectorizado
- L2: 6 MB asociativo de 12 vías (línea de 128 bytes), indexado con hash, sectorizado
- Búfer lookaside de traducción (TLB):
- Un micro-TLB de 16 entradas; y TLB asociativo de conjuntos de cuatro vías y 256 entradas para obtener instrucciones
- Un TLB asociativo de conjuntos de cuatro vías y 512 entradas para datos, sin caché de víctimas
- Tamaños de página: 8 KB, 64 KB, 512 KB, 4 MB, 32 MB, 256 MB, 2 GB
SPARC64 IXfx
El SPARC64 IXfx es una versión mejorada del SPARC64 VIIIfx diseñado por Fujitsu y LSI [37] revelado por primera vez en el anuncio de la supercomputadora PRIMEHPC FX10 el 7 de noviembre de 2011. [38] Junto con el PRIMEHPC FX10, es una comercialización del tecnologías que aparecieron por primera vez en la computadora VIIIfx y K. En comparación con el VIIIfx, las mejoras organizativas incluyeron duplicar la cantidad de núcleos a 16, duplicar la cantidad de caché L2 compartida a 12 MB y aumentar el ancho de banda máximo de memoria DDR3 SDRAM a 85 GB / s. El IXfx opera a 1.848 GHz, tiene un rendimiento máximo de 236.5 GFLOPS y consume 110 W para una eficiencia energética de más de 2 GFLOPS por vatio. [39] [37] Constaba de mil millones de transistores y se implementó en un proceso CMOS de 40 nm con interconexiones de cobre. [40]
SPARC64 X
El SPARC64 X es un microprocesador de servidor de 16 núcleos anunciado en 2012 y utilizado en los servidores M10 de Fujitsu (que también comercializa Oracle). El SPARC64 X se basa en el SPARC64 VII + con mejoras significativas en su organización de núcleos y chips. Los núcleos se mejoraron mediante la inclusión de una tabla de historial de patrones para la predicción de ramas , ejecución especulativa de cargas , más unidades de ejecución, soporte para la extensión HPC-ACE (originalmente de SPARC64 VIIIfx), canalización más profunda para una frecuencia de reloj de 3.0 GHz y aceleradores para criptografía , base de datos y funciones de conversión y aritmética de números de coma flotante decimal. Los 16 núcleos comparten una caché L2 unificada, de 24 MB y de asociación de conjuntos de 24 vías. Mejoras en la organización de la viruta incluyen cuatro integrados DDR3 SDRAM controladores de memoria, sin cola de cuatro vías multiprocesamiento simétrico, canales SERDES diez para escalabilidad multiprocesamiento simétrico a 64 tomas de corriente, y dos integrados PCI Express 3.0 controladores. El SPARC64 X contiene 2.95 mil millones de transistores, mide 23,5 mm por 25 mm (637,5 mm 2 ) y está fabricado en un proceso CMOS de 28 nm con interconexiones de cobre. [41] [40]
SPARC64 X +
El SPARC64 X + es un procesador SPARC64 X mejorado anunciado en 2013. Presenta mejoras menores en la organización central y una frecuencia de reloj de 3.5 GHz más alta obtenida a través de un mejor diseño y distribución de circuitos. Contenía 2.99 mil millones de transistores, medidos 24 mm por 25 mm (600 mm 2 ), y se fabrica en el mismo proceso que el SPARC64 X. [42] [43] El 8 de abril de 2014, las piezas de 3,7 GHz agrupadas en velocidad estuvieron disponibles respuesta a la introducción de los nuevos modelos Xeon E5 y E7 de Intel ; y la inminente introducción de POWER8 por parte de IBM . [44]
SPARC64 XIfx
Fujitsu presentó el SPARC64 XIfx en agosto de 2014 en el simposio Hot Chips . [45] Se utiliza en la supercomputadora Fujitsu PRIMEHPC FX100, que sucedió a la PRIMEHPC FX10 . [46] [47] El XIfx funciona a 2,2 GHz y tiene un rendimiento máximo de 1,1 TFLOPS. [48] Consiste en 3,75 mil millones de transistores y es fabricado por Taiwan Semiconductor Manufacturing Company en su proceso de puerta de metal de alto κ de 20 nm (HKMG). El informe del microprocesador estimó que la matriz tenía un área de 500 mm 2 ; y un consumo de energía típico de 200 W. [45]
El XIfx tiene 34 núcleos, 32 de los cuales son núcleos de cómputo que se utilizan para ejecutar aplicaciones de usuario y 2 núcleos auxiliares que se utilizan para ejecutar el sistema operativo y otros servicios del sistema. La delegación de aplicaciones de usuario y sistema operativo a núcleos dedicados mejora el rendimiento al garantizar que las cachés privadas de los núcleos de cómputo no se compartan ni se interrumpan con instrucciones y datos que no sean de aplicación. Los 34 núcleos se organizan además en dos grupos de memoria de núcleo ( CMG ), cada uno de los cuales consta de 16 núcleos de cómputo y 1 núcleo asistente que comparte una caché unificada L2 de 12 MB. La división de los núcleos en CMG permitió que 34 núcleos se integraran en un solo dado facilitando la implementación de la coherencia de la caché y evitando la necesidad de que la caché L2 se compartiera entre 34 núcleos. Los dos CMG comparten la memoria a través de una organización ccNUMA .
El núcleo de XIfx se basó en SPARC64 X + con mejoras organizativas. El XIfx implementa una versión mejorada de las extensiones HPC-ACE (HPC-ACE2), que duplicó el ancho de las unidades SIMD a 256 bits y agregó nuevas instrucciones SIMD. Comparado con el SPARC64 IXfx, el XIfx tiene una mejora de un factor de 3.2 para precisión doble y 6.1 para precisión simple. Para complementar el mayor ancho de las unidades SIMD, el ancho de banda de la caché L1 se incrementó a 4,4 TB / s.
Las mejoras en la organización del SoC se realizaron en la memoria y las interfaces de interconexión. Los controladores de memoria integrados se reemplazaron con cuatro interfaces Hybrid Memory Cube (HMC) para disminuir la latencia de la memoria y mejorar el ancho de banda de la memoria. Según el Microprocessor Report , el IXfx fue el primer procesador en utilizar HMC. [45] El XIfx está conectado a 32 GB de memoria proporcionada por ocho HMC de 4 GB. Los HMC son versiones de 16 carriles, y cada carril funciona a 15 Gbit / s. Cada CMG tiene dos interfaces HMC y cada interfaz HMC está conectada a dos HMC a través de sus propios puertos. Cada CMG tiene 240 GB / s (120 GB / s de entrada y 120 GB / s de salida) de ancho de banda de memoria.
El XIfx reemplazó los diez canales SERDES a un controlador de interconexión Tofu externo con un controlador integrado de diez puertos para la interconexión Tofu2 de segunda generación. Tofu2 es una red de malla / toro 6D con un ancho de banda full-duplex de 25 GB / s (12,5 GB / s por dirección, 125 GB / s para diez puertos) y una arquitectura de enrutamiento mejorada.
Futuro
Fujitsu anunció en la Conferencia Internacional de Supercomputación en junio de 2016 que su futura supercomputadora de exaescala contará con procesadores de su propio diseño que implementarán la arquitectura ARMv8 . El A64FX implementará extensiones a la arquitectura ARMv8, equivalente a HPC-ACE2, que Fujitsu está desarrollando con ARM Holdings . [49]
SPARC64 XII
Los núcleos Sparc64-XII funcionan a 3,9 GHz en el proceso de 20 nm de TSMC . 5.500 millones de transistores y 153 GB / s de ancho de banda de memoria y el único proveedor de UNIX capaz de ejecutar Solaris 10 en bare metal . El paquete de CPU presenta hasta 12 núcleos × SMT de 8 vías (96 subprocesos).
Notas
- ^ a b "Fujitsu dibuja la hoja de ruta de Sparc64 después de 2010"
- ^ Diefendorff 1999
- ^ "Análisis de rendimiento y microarquitectura de un microprocesador SPARC-V9 para sistemas de servidor empresarial".
- ^ "Fujitsu-Siemens actualiza los servidores PrimePower Unix"
- ^ a b "SPARC64 V de Fujitsu es un verdadero negocio" p. 1.
- ^ a b "Procesador SPARC64 V para servidor UNIX"
- ^ "SPARC V de Fujitsu es un verdadero negocio", p. 2.
- ^ a b "Extensiones de SPARC64 VI" página 56, Fujitsu Limited, versión 1.3, 27 de marzo de 2007
- ^ "Análisis de microarquitectura y rendimiento de un microprocesador SPARC-V9 para sistemas de servidor empresarial", p. 4.
- ^ a b c "Un microprocesador SPARC64 de quinta generación de 1,3 GHz", pág. 702.
- ^ "SPARC64 V de Fujitsu es un trato real", p. 3
- ^ "Un microprocesador SPARC64 de quinta generación de 1,3 GHz", p. 705.
- ^ Morgan 2004
- ^ "Fujitsu-Siemens enciende el reloj en chips Sparc V para PrimePowers"
- ^ Fujitsu Limited (27 de marzo de 2007). " Extensiones de SPARC64 VI , versión 1.3". págs. 45–46.
- ^ Morgan 2007
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enlaces externos
- Hoja de ruta de los servidores Fujitsu SPARC
- Supercomputadoras Fujitsu PRIMEHPC FX100 / FX10
- Servidores Fujitsu SPARC
- Fujitsu SPARC64 V, VI, VII, VIIIfx, extensiones IXfx y especificación X / X +
- Procesador de alto rendimiento SPARC64 X
- Procesador multinúcleo serie SPARC64