SmartSpice
SmartSpice es una versión comercial de SPICE (Programa de simulación con énfasis en circuitos integrados) desarrollado por Silvaco . SmartSpice se utiliza para diseñar circuitos analógicos complejos , analizar redes críticas, caracterizar bibliotecas de células y verificar diseños de señales mixtas analógicas. SmartSpice es compatible con los populares flujos de diseño analógico y los modelos de dispositivos suministrados por la fundición. Es compatible con un entorno de simulación de espacio de diseño reducido. [1] Entre sus usos en la industria electrónica se encuentra el Análisis de sincronización dinámica. [2]
Caracteristicas clave
- Listas de red, modelos, funciones de análisis y resultados compatibles con HSPICE
- Puede manejar hasta 400,000 dispositivos activos en 32 bits y 8 millones de dispositivos activos en la versión de 64 bits
- Admite varios subprocesos para funcionamiento en paralelo
- Múltiples solucionadores y algoritmos paso a paso
- Colección de modelos SPICE calibrados para tecnologías tradicionales (bipolar, CMOS) y tecnologías emergentes (por ejemplo, TFT, SOI, [3] HBT, FRAM)
- Proporciona un entorno de desarrollo de modelo abierto y capacidad de comportamiento analógico con la opción Verilog-A
- Admite el flujo analógico Cadence a través de OASIS
- Ofrece un método transitorio no Monte Carlo para simular el ruido transitorio en circuitos dinámicos no lineales
Modelos de transistores compatibles
- BJT / HBT: Gummel-Poon, Quasi-RC, VBIC, MEXTRAM, MODELLA, HiCUM
- MOSFET: NIVEL 1, NIVEL 2, NIVEL 3, BSIM1, BSIM3, BSIM4, BSIM5, MOS 11, PSP, MOS 20, EKV , HiSIM, HVMOS
- TFT: Modelos TFT amorfos y de polisilicio: Berkeley, Leroux, RPI
- SOI: Berkeley BSIM3SOI PD / DD / FD, UFS, LETISOI
- MESFET: Statz, Curtice I y II, TriQuint
- JFET: NIVEL 1, NIVEL 2
- Diodo: Berkeley, Fowler-Nordheim, Philips JUNCAP / Nivel 500
- MARCO : Ramtron FCAP
Formatos de entrada admitidos
Lista de red Berkeley SPICE, lista de red HSPICE, archivos de matriz RLGC de elemento W, archivos de modelo de parámetro S, Verilog-A y AMS, C / C ++
Formatos de salida admitidos
Archivos sin formato, listados de salida, resultados de análisis, datos de medición, formas de onda (portátiles en plataformas Unix / Windows)
Referencias
- ^ Chatterjee, Pallab. "Redondeo de esquinas de diseño" . Diseño de chips Mag . Consultado el 14 de abril de 2010 .
- ^ Thimmannagari, Chandra (2005). Diseño de CPU: respuestas a preguntas frecuentes . Saltador. pp. 201 . ISBN 038723800X.
- ^ Marshall, Andrew; Natarajan, Sreedhar (2002). Diseño SOI . Saltador. pag. 71.
enlaces externos
