ASIC estructurado es una tecnología intermedia entre ASIC y FPGA , que ofrece alto rendimiento, una característica de ASIC, y bajo costo NRE , una característica de FPGA. El uso de ASIC estructurado permite que los productos se introduzcan rápidamente en el mercado, tengan un costo menor y se diseñen con facilidad.
En un FPGA, las interconexiones y los bloques lógicos son programables después de la fabricación, lo que ofrece una alta flexibilidad de diseño y facilidad de depuración en la creación de prototipos. Sin embargo, la capacidad de los FPGA para implementar circuitos grandes es limitada, tanto en tamaño como en velocidad, debido a la complejidad en el enrutamiento programable y al espacio significativo ocupado por elementos de programación, por ejemplo, SRAM, MUX. Por otro lado, el flujo de diseño ASIC es caro. Cada diseño diferente necesita un juego de máscaras completamente diferente. El ASIC estructurado es una solución entre estos dos. Tiene básicamente la misma estructura que un FPGA, pero es programable por máscara en lugar de programable en campo, configurando una o varias capas vía entre capas metálicas. Cada bit de configuración de SRAM se puede reemplazar con la opción de colocar una vía o no entre los contactos metálicos.
Varios proveedores comerciales han introducido productos ASIC estructurados. Tienen una amplia gama de posibilidades de configuración, desde una única capa de vía hasta 6 capas de metal y 6 de vía. Hardcopy-II de Altera, Nextreme de eASIC son ejemplos de ASIC estructurados comerciales.
Ver también
- Matriz de puerta
- Altera Corp - " ASIC estructurados de HardCopy II "
- eASIC Corp - " ASIC estructurado Nextreme "
Referencias
- Chun Hok Ho y col. - " FPGA de punto flotante: arquitectura y modelado "
- Chun Hok Ho y col. - " FPGA HÍBRIDO ESPECÍFICO DE DOMINIO: APLICACIONES DE ARQUITECTURA Y PUNTO FLOTANTE "
- Steve Wilton y col. - " Un tejido FPGA integrado orientado a la ruta de datos sintetizable "
- Steve Wilton y col. - " Un tejido FPGA integrado orientado a la ruta de datos sintetizable para aplicaciones de depuración de silicio "
- Andy Ye y Jonathan Rose: " Uso de conexiones basadas en bus para mejorar la densidad de matriz de puerta programable en campo para implementar circuitos de ruta de datos "
- Ian Kuon, Aaron Egier y Jonathan Rose - " Diseño, maquetación y verificación de un FPGA usando herramientas automatizadas "
- Ian Kuon, Russell Tessier y Jonathan Rose - " Arquitectura FPGA: encuesta y desafíos "
- Ian Kuon y Jonathan Rose - " Midiendo la brecha entre FPGA y ASIC "
- Stephane Badel y Elizabeth J. Brauer - " Implementación de tejido ASIC estructurado utilizando células MCML diferenciales programables mediante vía "
- Kanupriya Gulati, Nikhil Jayakumar y Sunil P. Khatri - " Un enfoque de diseño ASIC estructurado utilizando lógica de transistor de paso "
- Hee Kong Phoon, Matthew Yap y Chuan Khye Chai: " Un diseño de arquitectura altamente compatible para una migración de FPGA óptima a ASIC estructurado "
- Yajun Ran y Malgorzata Marek-Sadowska - " Diseño de bloques lógicos via-configurables para tejidos regulares "
- R. Reed Taylor y Herman Schrnit - " Creación de un ASIC estructurado consciente del poder "
- Jennifer L. Wong, Farinaz Kourshanfar y Miodrag Potkonjak - " ASIC flexible: enmascaramiento compartido para varios procesadores de medios "
Enlaces externos: eda.ee.ucla.edu/EE201A-04Spring/ASICslides.ppt