La compresión de prueba es una técnica que se utiliza para reducir el tiempo y el costo de probar circuitos integrados . Los primeros circuitos integrados se probaron con vectores de prueba creados a mano. Resultó muy difícil obtener una buena cobertura de posibles fallas, por lo que se desarrolló el diseño para la capacidad de prueba (DFT) basado en el escaneo y la generación automática de patrones de prueba (ATPG) para probar explícitamente cada puerta y ruta en un diseño. Estas técnicas tuvieron mucho éxito en la creación de vectores de alta calidad para pruebas de fabricación, con una excelente cobertura de pruebas. Sin embargo, a medida que los chips se hicieron más grandes, la relación de lógica a probar por pin aumentó drásticamente y el volumen de datos de prueba de escaneo comenzó a causar un aumento significativo en el tiempo de prueba y requirió memoria del probador. Esto elevó el costo de las pruebas.
La compresión de prueba se desarrolló para ayudar a abordar este problema. Cuando una herramienta ATPG genera una prueba para detectar una falla, o un conjunto de fallas, solo un pequeño porcentaje de las celdas de escaneo necesita tomar valores específicos. Al resto de la cadena de escaneo no le importa , y generalmente están llenos de valores aleatorios. La carga y descarga de estos vectores no es un uso muy eficiente del tiempo de prueba. La compresión de prueba aprovecha la pequeña cantidad de valores significativos para reducir los datos de prueba y el tiempo de prueba. En general, la idea es modificar el diseño para aumentar el número de cadenas de exploración internas, cada una de menor longitud. Luego, estas cadenas son impulsadas por un descompresor en chip, generalmente diseñado para permitir la descompresión de flujo continuo donde se cargan las cadenas de exploración internas a medida que los datos se envían al descompresor. Se pueden utilizar muchos métodos de descompresión diferentes. [1] Una opción común es una máquina de estado finito lineal, donde los estímulos comprimidos se calculan resolviendo ecuaciones lineales correspondientes a celdas de exploración internas con posiciones específicas en patrones de prueba parcialmente especificados. Los resultados experimentales muestran que para circuitos industriales con vectores de prueba y respuestas con tasas de llenado muy bajas, que van del 3% al 0,2%, la compresión de prueba basada en este método a menudo da como resultado relaciones de compresión de 30 a 500 veces. [2]
Con una gran cantidad de cadenas de prueba, no todas las salidas se pueden enviar a los pines de salida. Por lo tanto, también se requiere un compactador de respuesta de prueba, que debe insertarse entre las salidas de la cadena de exploración interna y las salidas del canal de exploración del probador. El compactador debe estar sincronizado con el descompresor de datos y debe ser capaz de manejar estados desconocidos (X). (Incluso si la entrada está completamente especificada por el descompresor, estos pueden resultar de rutas falsas y de ciclos múltiples, por ejemplo). Otro criterio de diseño para el compresor de resultados de prueba es que debe brindar buenas capacidades de diagnóstico, no solo un sí / no respuesta.
Ver también
Referencias
- ^ Touba, NA (2006). "Estudio de técnicas de compresión de vectores de prueba". Diseño y Prueba de Computadoras IEEE . 23 (4): 294-303. doi : 10.1109 / MDT.2006.105 . S2CID 17400003 .
- ^ Rajski, J. y Tyszer, J. y Kassab, M. y Mukherjee, N. (2004). "Prueba determinista incrustada". Transacciones IEEE sobre diseño asistido por computadora de circuitos y sistemas integrados . 23 (5): 776–792. doi : 10.1109 / TCAD.2004.826558 . S2CID 3619228 .CS1 maint: varios nombres: lista de autores ( enlace )
enlaces externos
- Resumen y video de una conferencia de IEEE sobre compresión de pruebas patrocinada por el IEEE Council on Electronic Design Automation . Este artículo fue compilado a partir de las ideas cubiertas en esta conferencia.