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TSV utilizados por los dados DRAM apilados en combinación con una interfaz de memoria de alto ancho de banda (HBM)

En ingeniería electrónica , una vía de silicio ( TSV ) o vía de chip es una conexión eléctrica vertical ( vía ) que pasa completamente a través de una oblea o matriz de silicio . Los TSV son técnicas de interconexión de alto rendimiento que se utilizan como alternativa a la unión por cable y los chips volteados para crear paquetes 3D y circuitos integrados 3D. En comparación con alternativas como paquete sobre paquete , la interconexión y la densidad del dispositivo es sustancialmente mayor y la longitud de las conexiones se vuelve más corta.

Clasificación [ editar ]

Visualización de los TSV via-first, via-middle y via-last

Según el proceso de fabricación, existen tres tipos diferentes de TSV: los TSV via-first se fabrican antes de que se modelen los dispositivos individuales ( transistores , condensadores , resistencias , etc.) ( extremo frontal de la línea , FEOL), los TSV intermedios son fabricados después de que los dispositivos individuales están modelados, pero antes de que las capas metálicas ( back-end-of-line , BEOL) y los TSV a través del último se fabriquen después (o durante) el proceso BEOL. [1] [2] Los TSV via-middle son actualmente una opción popular para los IC 3D avanzados , así como para las pilas de intercaladores . [2][3]

Los TSV a través del extremo frontal de la línea (FEOL) deben tenerse en cuenta cuidadosamente durante las fases de fabricación y EDA . Esto se debe a que los TSV inducen tensión termomecánica en la capa FEOL, lo que afecta el comportamiento del transistor . [4]

Aplicaciones [ editar ]

Sensores de imagen [ editar ]

Los sensores de imagen CMOS (CIS) estuvieron entre las primeras aplicaciones en adoptar TSV en la fabricación a gran escala. En las aplicaciones iniciales de CIS, los TSV se formaron en la parte posterior de la oblea del sensor de imagen para formar interconexiones, eliminar enlaces de cables y permitir un factor de forma reducido e interconexiones de mayor densidad. El apilamiento de chips se produjo solo con la llegada del CIS con iluminación trasera (BSI), e implicó invertir el orden de la lente, los circuitos y el fotodiodo de la iluminación frontal tradicional para que la luz que atraviesa la lente primero llegue al fotodiodo y luego a los circuitos. Esto se logró volteando la oblea de fotodiodo, adelgazando la parte posterior y luego uniéndola en la parte superior de la capa de lectura usando un enlace de óxido directo, con TSV como interconexiones alrededor del perímetro. [5]

Paquetes 3D [ editar ]

Un paquete 3D ( System in Package , Chip Stack MCM , etc.) contiene dos o más chips ( circuitos integrados ) apilados verticalmente para que ocupen menos espacio y / o tengan mayor conectividad. Se puede encontrar un tipo alternativo de paquete 3D en Silicon Carrier Packaging Technology de IBM, donde los circuitos integrados no se apilan, pero se utiliza un sustrato portador que contiene TSV para conectar varios circuitos integrados en un paquete. En la mayoría de los paquetes 3D, los chips apilados se conectan entre sí a lo largo de sus bordes; este cableado de borde aumenta ligeramente la longitud y el ancho del paquete y, por lo general, requiere un intercalador adicional”Capa entre las virutas. En algunos paquetes 3D nuevos, los TSV reemplazan el cableado de borde creando conexiones verticales a través del cuerpo de los chips. El paquete resultante no tiene longitud ni anchura añadidas. Debido a que no se requiere intercalador, un paquete TSV 3D también puede ser más plano que un paquete 3D con cableado de borde. Esta técnica de TSV a veces también se conoce como TSS (Apilamiento a través de silicio o Apilamiento a través de silicio).

Circuitos integrados 3D [ editar ]

Un circuito integrado 3D (3D IC) es un solo circuito integrado construido apilando obleas de silicio y / o troqueles e interconectándolos verticalmente para que se comporten como un solo dispositivo. Al utilizar la tecnología TSV, los circuitos integrados 3D pueden incluir una gran cantidad de funciones en un pequeño "espacio". Los diferentes dispositivos en la pila pueden ser heterogéneos, por ejemplo, combinando lógica CMOS , DRAM y materiales III-V en un solo IC. Además, las rutas eléctricas críticas a través del dispositivo se pueden acortar drásticamente, lo que lleva a un funcionamiento más rápido. El estándar de memoria DRAM 3D Wide I / O ( JEDEC JESD229) incluye TSV en el diseño. [6]

Historia [ editar ]

Más información: Circuito integrado tridimensional § Historia

Los orígenes del concepto de TSV se remontan a la patente de William Shockley "Oblea semiconductora y método de hacer lo mismo" presentada en 1958 y concedida en 1962, [7] [8] que fue desarrollada por los investigadores de IBM Merlin Smith y Emanuel Stern con su patente "Métodos para realizar conexiones pasantes en obleas semiconductoras" presentada en 1964 y concedida en 1967, [9] [10] esta última describe un método para grabar un agujero a través del silicio. [11] TSV no fue diseñado originalmente para la integración 3D, pero los primeros chips 3D basados ​​en TSV se inventaron más tarde en la década de 1980. [12]

Los primeros chips apilados de circuitos integrados tridimensionales (3D IC) fabricados con un proceso TSV se inventaron en la década de 1980 en Japón . Hitachi presentó una patente japonesa en 1983, seguida de Fujitsu en 1984. En 1986, Fujitsu presentó una patente japonesa que describe una estructura de chips apilados utilizando TSV. [13] En 1989, Mitsumasa Koyonagi de la Universidad de Tohoku fue pionero en la técnica de unión de oblea a oblea con TSV, que utilizó para fabricar un chip 3D LSI en 1989. [13] [14] [15]En 1999, la Asociación de Tecnologías Electrónicas Súper Avanzadas (ASET) en Japón comenzó a financiar el desarrollo de chips IC 3D utilizando tecnología TSV, llamado el proyecto "I + D en Tecnología de Integración de Sistemas Electrónicos de Alta Densidad". [13] [16] El Grupo Koyanagi de la Universidad de Tohoku utilizó la tecnología TSV para fabricar un chip sensor de imagen apilado de tres capas en 1999, un chip de memoria de tres capas en 2000, un chip de retina artificial de tres capas en 2001, un chip de tres capas microprocesador de capa en 2002, y un chip de memoria de diez capas en 2005. [14]

El método inter-chip via (ICV) fue desarrollado en 1997 por un equipo de investigación de Fraunhofer - Siemens que incluía a Peter Ramm, D. Bollmann, R. Braun, R. Buchner, U. Cao-Minh, Manfred Engelhardt y Armin Klumpp. [17] Fue una variación del proceso TSV, y más tarde se denominó tecnología SLID (interdifusión sólido-líquido). [18]

El término "a través del silicio vía" (TSV) fue acuñado por los investigadores de Tru-Si Technologies Sergey Savastiouk, O. Siniaguine y E. Korczynski, quienes propusieron un método TSV para una solución de empaquetado a nivel de oblea (WLP) en 3D en 2000. [19] Savastiouk más tarde se convirtió en el cofundador y director ejecutivo de ALLVIA Inc. Desde el principio, su visión del plan de negocios era crear una interconexión de silicio, ya que ofrecería mejoras de rendimiento significativas sobre los enlaces por cable. Savastiouk publicó dos artículos sobre el tema en Solid State Technology, primero en enero de 2000 y nuevamente en 2010. El primer artículo "Ley de Moore - La dimensión Z" se publicó en la revista Solid State Technology en enero de 2000. [20]Este artículo describió la hoja de ruta del desarrollo de TSV como una transición del apilado de chips 2D al apilado a nivel de obleas en el futuro. En una de las secciones titulada Through Silicon Vias, el Dr. Sergey Savastiouk escribió: "La inversión en tecnologías que proporcionen miniaturización vertical a nivel de oblea (adelgazamiento de obleas) y preparación para la integración vertical (a través de vías de silicio) tiene mucho sentido". Continuó: “Al eliminar la barrera conceptual 2D arbitraria asociada con la Ley de Moore, podemos abrir una nueva dimensión en la facilidad de diseño, prueba y fabricación de paquetes de CI. Cuando más lo necesitamos, para computadoras portátiles, tarjetas de memoria, tarjetas inteligentes, teléfonos celulares y otros usos, podemos seguir la ley de Moore en la dimensión Z ". Esta fue la primera vez que se utilizó el término "a través de silicio" en una publicación técnica.

Los sensores de imagen CMOS que utilizan TSV fueron comercializados por empresas como Toshiba , Aptina y STMicroelectronics durante 2007-2008, y Toshiba denominó su tecnología "Through Chip Via" (TCV). La memoria de acceso aleatorio (RAM) apilada en 3D fue comercializada por Elpida Memory , que desarrolló el primer chip DRAM de 8 GB (apilado con cuatro matrices DDR3 SDRAM ) en septiembre de 2009 y lo lanzó en junio de 2011. TSMC anunció planes para la producción de IC 3D con tecnología TSV en enero de 2010. [21] En 2011, SK Hynix introdujo SDRAM DDR3 de 16 GB (   40  nm ) con tecnología TSV, [22] Samsung Electronics introdujo  DDR3 de 32 GB apilado en 3D ( clase 30  nm ) basado en TSV en septiembre, y luego Samsung y Micron Technology anunciaron la tecnología Hybrid Memory Cube (HMC) basada en TSV en octubre . [21] SK Hynix fabricó el primer chip de memoria de gran ancho de banda (HBM), basado en la tecnología TSV, en 2013. [22]

Referencias [ editar ]

  1. ^ "Hoja de ruta de tecnología internacional para semiconductores. Edición de 2009. Interconexión" (PDF) . 2009. págs. 4-5 . Consultado el 2 de enero de 2018 .
  2. ^ a b J. Knechtel; et al. (2017). "Chips 3D a gran escala: desafíos y soluciones para la automatización del diseño, pruebas e integración confiable" . Metodología de diseño de transacciones IPSJ en sistema LSI . 10 : 45–62. doi : 10.2197 / ipsjtsldm.10.45 .
  3. ^ Beyne, E. (junio de 2016). "El panorama de la tecnología de interconexión 3-D". Diseño y prueba IEEE . 33 (3): 8-20. doi : 10.1109 / mdat.2016.2544837 . ISSN 2168-2356 . S2CID 29564868 .  
  4. ^ Lim, SK (2013). Diseño para circuitos integrados 3D fiables, de bajo consumo y de alto rendimiento: Springer . doi : 10.1007 / 978-1-4419-9542-1 . ISBN 978-1-4419-9541-4.
  5. ^ F. von Trapp, El futuro de los sensores de imagen es el apilamiento de chips http://www.3dincites.com/2014/09/future-image-sensors-chip-stacking
  6. ^ Desjardins, E. "JEDEC publica estándar revolucionario para DRAM móvil de E / S amplia" . JEDEC . JEDEC . Consultado el 1 de diciembre de 2014 .
  7. ^ JH Lau, ¿Quién inventó el Through Silicon Via (TSV) y cuándo? 3D InCites, 2010
  8. ^ Patente de Estados Unidos 3.044.909
  9. ^ Kada, Morihiro (2015). "Historia de la investigación y el desarrollo de la tecnología de integración tridimensional" (PDF) . Integración tridimensional de semiconductores: procesamiento, materiales y aplicaciones . Saltador. págs. 6–7. ISBN  9783319186757.
  10. ^ Patente de Estados Unidos 3.343.256
  11. ↑ Pavlidis, Vasilis F .; Savidis, Ioannis; Friedman, Eby G. (2017). Diseño de circuito integrado tridimensional . Newnes. pag. 68. ISBN 9780124104846.
  12. ^ Lau, John H. (2010). Fiabilidad de las interconexiones IC 2D y 3D compatibles con RoHS . Profesional de McGraw Hill . pag. 1. ISBN 9780071753807. TSV es el corazón de la integración 3-D IC / Si y es una tecnología de más de 26 años. Incluso el TSV (para alimentación eléctrica) fue inventado por William Shockley en 1962 (la patente se presentó el 23 de octubre de 1958), pero no fue diseñado originalmente para la integración 3-D.
  13. ↑ a b c Kada, Morihiro (2015). "Historia de la investigación y el desarrollo de la tecnología de integración tridimensional" (PDF) . Integración tridimensional de semiconductores: procesamiento, materiales y aplicaciones . Saltador. págs. 8–9. ISBN  9783319186757.
  14. ↑ a b Fukushima, T .; Tanaka, T .; Koyanagi, Mitsumasa (2007). "Problemas térmicos de los circuitos integrados 3D" (PDF) . SEMATECH . Universidad de Tohoku . Archivado desde el original (PDF) el 16 de mayo de 2017 . Consultado el 16 de mayo de 2017 .
  15. ^ Tanaka, Tetsu; Lee, Kang Wook; Fukushima, Takafumi; Koyanagi, Mitsumasa (2011). "Tecnología de integración 3D e integración heterogénea" . Académico semántico . S2CID 62780117 . Consultado el 19 de julio de 2019 . 
  16. ^ Takahashi, Kenji; Tanida, Kazumasa (2011). "Interconexión vertical por ASET" . Manual de Integración 3D, Volumen 1: Tecnología y Aplicaciones de Circuitos Integrados 3D . John Wiley e hijos. pag. 339. ISBN 9783527623068.
  17. ^ Ramm, P .; Bollmann, D .; Braun, R .; Buchner, R .; Cao-Minh, U .; et al. (Noviembre de 1997). "Metalización tridimensional para circuitos integrados verticalmente". Ingeniería Microelectrónica . 37–38: 39–47. doi : 10.1016 / S0167-9317 (97) 00092-0 . S2CID 22232571 . 
  18. ^ Macchiolo, A .; Andricek, L .; Moser, HG; Nisius, R .; Richter, RH; Weigell, P. (1 de enero de 2012). "Tecnología de integración vertical SLID-ICV para las actualizaciones de píxeles de ATLAS". Procedia de Física . 37 : 1009–1015. arXiv : 1202.6497 . doi : 10.1016 / j.phpro.2012.02.444 . ISSN 1875-3892 . S2CID 91179768 .  
  19. ^ Savastionk, S .; Siniaguine, O .; Korczynski, E. (2000). "Vías a través de silicio para 3D WLP". Proceedings International Symposium on Advanced Packaging Materials Processes, Properties and Interfaces (Cat. No.00TH8507) : 206–207. doi : 10.1109 / ISAPM.2000.869271 . ISBN 0-930815-59-9. S2CID  110397071 .
  20. ^ AUTOR (ES) Savastiouk, Sergey, Ley de Moore en la dirección Z, Tecnología de estado sólido; Enero de 2000, vol. 43 Edición 1, p84 http://connection.ebscohost.com/c/articles/2668333/moores-law-z-dimension
  21. ↑ a b Kada, Morihiro (2015). "Historia de la investigación y el desarrollo de la tecnología de integración tridimensional" . Integración tridimensional de semiconductores: procesamiento, materiales y aplicaciones . Saltador. págs. 15–8. ISBN 9783319186757.
  22. ^ a b "Historia: década de 2010" . SK Hynix . Consultado el 19 de julio de 2019 .

Enlaces externos [ editar ]

  • http://realworldtech.com/page.cfm?ArticleID=RWT050207213241
  • http://www.appliedmaterials.com/technologies/library/producer-avila-pecvd
  • http://www.businesswire.com/portal/site/appliedmaterials/permalink/?dmViewId=news_view&newsId=20100712005576&newsLang=en
  • http://www.google.com/patents/US7683459
  • http://www.google.com/patents/US7633165
  • http://www.icemostech.com/ice/