El procesador ARM Cortex-A57 es una microarquitectura de la aplicación de la ARMv8-A de 64 bits conjunto de instrucciones diseñado por ARM Holdings . El Cortex-A57 es un fuera de orden superescalar tubería. [1] Está disponible como núcleo SIP para los titulares de licencias, y su diseño lo hace adecuado para la integración con otros núcleos SIP (por ejemplo , GPU , controlador de pantalla , DSP , procesador de imágenes , etc.) en una matriz que constituye un sistema en un chip (SoC ).
Información general | |
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Lanzado | 2012 |
Diseñada por | ARM Holdings |
Cache | |
Caché L1 | 80 KiB (48 KiB I-cache con paridad, 32 KiB D-cache con ECC) por núcleo |
Caché L2 | 512 KiB a 2 MiB |
Caché L3 | ninguno |
Arquitectura y clasificación | |
Microarquitectura | ARMv8-A |
Especificaciones físicas | |
Núcleos |
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Productos, modelos, variantes | |
Nombre (s) de código de producto |
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Historia | |
Sucesor | BRAZO Cortex-A72 |
Descripción general
- Procesador segmentado con profundamente fuera de orden , cuestión especulativa de 3 vías superescalar tubería de ejecución
- Las extensiones DSP y NEON SIMD son obligatorias por núcleo
- Unidad de punto flotante VFPv4 integrada (por núcleo)
- Virtualización de hardware de soporte
- La codificación del conjunto de instrucciones Thumb-2 reduce el tamaño de los programas de 32 bits con poco impacto en el rendimiento.
- Extensiones de seguridad TrustZone
- Program Trace Macrocell y CoreSight Design Kit para un seguimiento discreto de la ejecución de instrucciones
- Datos de 32 KiB (asociativo de conjuntos de 2 vías) + 48 instrucciones KiB (asociativo de conjuntos de 3 vías) Caché L1 por núcleo
- Controlador de caché integrado de baja latencia de nivel 2 (conjunto asociativo de 16 vías), tamaño configurable de 512 KB, 1 MB o 2 MB por clúster
- Búfer Lookaside de traducción (TLB) de instrucciones L1 totalmente asociativo de 48 entradas con soporte nativo para tamaños de página de 4 KiB, 64 KiB y 1 MB
- Conjuntos asociativos de 4 vías de TLB L2 de 1024 entradas
- Predictor dinámico de 2 niveles con Branch Target Buffer (BTB) para una rápida generación de objetivos
- Predictor de rama estática
- Predictor indirecto
- Pila de devolución
Papas fritas
En enero de 2014, AMD anunció el Opteron A1100 . Destinado a servidores, el A1100 tiene cuatro u ocho Cortex-A57 núcleos, soporte para hasta 128 GiB de DDR3 o DDR4 RAM, una de ocho carriles PCIe controlador, ocho SATA (6 Gbit / s) puertos, y dos 10 Gigabit Ethernet puertos . [2] La serie A1100 se lanzó en enero de 2016, con versiones de cuatro y ocho núcleos. [3] [4]
La primera oferta de Qualcomm que estuvo disponible para el muestreo del cuarto trimestre de 2014 fue el Snapdragon 810. [5] Contiene cuatro núcleos Cortex-A57 y cuatro Cortex-A53 en una configuración big.LITTLE .
Samsung también proporciona SoC basados en Cortex-A57 , siendo el primero Exynos Octa 5433 que estuvo disponible para muestreo desde el cuarto trimestre de 2014.
En marzo de 2015, Nvidia lanzó el SoC Tegra X1 , que tiene cuatro núcleos A57 funcionando a un máximo de 2 GHz.
Ver también
- ARM Cortex-A15 , predecesor
- ARM Cortex-A72 , sucesor
- Comparación de núcleos ARMv8-A , familia ARMv8
- Comparación de núcleos ARMv7-A , familia ARMv7
Referencias
- ^ a b "Procesador Cortex-A57" . ARM Holdings . Consultado el 2 de febrero de 2014 .
- ^ Anand Lal Shimpi (28 de enero de 2014). "Empieza: AMD anuncia su primer SoC de servidor basado en ARM, Opteron A1100 de 64 bits / 8 núcleos" . Anandtech . Consultado el 2 de febrero de 2014 .
- ^ "Bienvenido a AMD - Procesadores - Gráficos y tecnología - AMD" . Amd.com . Consultado el 10 de diciembre de 2018 .
- ^ Valich, Theo (14 de enero de 2016). "AMD finalmente lanza K12, Opteron basado en ARM" . Vrworld.com . Consultado el 10 de diciembre de 2018 .
- ^ "Procesadores Snapdragon 810" . Qualcomm . Consultado el 18 de febrero de 2015 .
enlaces externos
- Página web oficial
- Manuales de referencia técnica ARM Cortex-A57