La exploración de límites es un método para probar interconexiones (líneas de cables) en placas de circuito impreso o subbloques dentro de un circuito integrado . El escaneo de límites también se usa ampliamente como método de depuración para observar los estados de los pines de los circuitos integrados, medir el voltaje o analizar subbloques dentro de un circuito integrado.
El Joint Test Action Group (JTAG) desarrolló una especificación para las pruebas de exploración de límites que se estandarizó en 1990 como IEEE Std. 1149.1-1990. En 1994, se agregó un suplemento que contiene una descripción del lenguaje de descripción de escaneo de límites (BSDL) que describe el contenido lógico de escaneo de límites de los dispositivos compatibles con IEEE Std 1149.1. Desde entonces, este estándar ha sido adoptado por empresas de dispositivos electrónicos de todo el mundo. El escaneo de límites es ahora mayormente sinónimo de JTAG. [1] [2]
Pruebas
La arquitectura de escaneo de límites proporciona un medio para probar interconexiones (incluidos grupos de lógica , memorias , etc.) sin utilizar sondas de prueba físicas ; esto implica la adición de al menos una celda de prueba que está conectada a cada pin del dispositivo y que puede anular selectivamente la funcionalidad de ese pin. Cada celda de prueba puede programarse a través de la cadena de exploración JTAG para enviar una señal a un pin y, por lo tanto, a través de una traza individual en la placa; la celda en el destino de la traza de la placa se puede leer, verificando que la traza de la placa conecta correctamente los dos pines. Si la traza está en corto a otra señal o si la traza está abierta, el valor correcto de la señal no aparece en el pin de destino, lo que indica una falla.
Infraestructura en chip
Para proporcionar la capacidad de escaneo de límites, los proveedores de circuitos integrados agregan lógica adicional a cada uno de sus dispositivos, incluidas las celdas de escaneo para cada una de las trazas externas. Estas celdas luego se conectan entre sí para formar el registro de desplazamiento de escaneo de límite externo (BSR) y se combinan con el soporte del controlador JTAG Test Access Port (TAP) que comprende cuatro (o a veces más) pines adicionales más circuitos de control.
Algunos controladores TAP admiten cadenas de escaneo entre bloques de diseño lógico en chip, con instrucciones JTAG que operan en esas cadenas de escaneo internas en lugar del BSR. Esto puede permitir que esos componentes integrados se prueben como si fueran chips separados en una placa. Las soluciones de depuración en chip son grandes usuarios de tales cadenas de escaneo internas.
Estos diseños forman parte de la mayoría de las bibliotecas Verilog o VHDL . La sobrecarga de esta lógica adicional es mínima y, en general, vale la pena el precio para permitir pruebas eficientes a nivel de placa.
Para un funcionamiento normal, las celdas de retención de exploración de límites añadidas se configuran para que no tengan ningún efecto en el circuito y, por lo tanto, sean efectivamente invisibles. Sin embargo, cuando el circuito se establece en un modo de prueba, los pestillos permiten que un flujo de datos se cambie de un pestillo al siguiente. Una vez que se ha trasladado una palabra de datos completa al circuito bajo prueba, se puede enganchar en su lugar para que transmita señales externas. El desplazamiento de la palabra también devuelve generalmente los valores de entrada de las señales configuradas como entradas.
Mecanismo de prueba
Como las celdas se pueden usar para forzar la entrada de datos en la placa, pueden configurar condiciones de prueba. A continuación, los estados relevantes se pueden retroalimentar al sistema de prueba marcando la palabra de datos para que pueda ser analizada.
Al adoptar esta técnica, es posible que un sistema de prueba obtenga acceso de prueba a una placa. Como la mayoría de las placas de hoy en día están muy densamente pobladas de componentes y pistas, es muy difícil para los sistemas de prueba acceder físicamente a las áreas relevantes de la placa para permitirles probar la placa. El escaneo de límites hace posible el acceso sin necesitar siempre sondas físicas.
En el diseño moderno de placas y chips, Design For Test es un problema importante, y un artefacto de diseño común es un conjunto de vectores de prueba de escaneo de límites, posiblemente entregados en formato de vector serial (SVF) o un formato de intercambio similar.
Operaciones de prueba JTAG
Los dispositivos se comunican con el mundo a través de un conjunto de pines de entrada y salida. Por sí mismos, estos pasadores proporcionan una visibilidad limitada del funcionamiento del dispositivo. Sin embargo, los dispositivos que admiten el escaneo de límites contienen una celda de registro de desplazamiento para cada pin de señal del dispositivo. Estos registros están conectados en una ruta dedicada alrededor del límite del dispositivo (de ahí el nombre). La ruta crea una capacidad de acceso virtual que elude las entradas normales y proporciona control directo del dispositivo y visibilidad detallada en sus salidas. [3] El contenido del escaneo de límites generalmente lo describe el fabricante mediante un archivo BSDL específico de la pieza .
Entre otras cosas, un archivo BSDL describirá cada señal digital expuesta a través de un alfiler o una bola (según el empaque del chip) expuesta en el escaneo de límites, como parte de su definición del Registro de escaneo de límites (BSR). Una descripción de dos bolas podría verse así:
"541 (bc_1, *, control, 1)," & "542 (bc_1, GPIO51_ATACS1, salida3, X, 541, 1, Z)," & "543 (bc_1, GPIO51_ATACS1, entrada, X)," & "544 (bc_1, *, control, 1), " & " 545 (bc_1, GPIO50_ATACS0, salida3, X, 544, 1, Z), " & " 546 (bc_1, GPIO50_ATACS0, entrada, X), " &
Eso muestra dos bolas en un chip de tamaño mediano (el escaneo de límites incluye alrededor de 620 líneas de este tipo, en un paquete BGA de 361 bolas ), cada uno de los cuales tiene tres componentes en el BSR: un control que configura la bola (como entrada, salida, qué nivel de drive, pullups, pulldowns, etc.); un tipo de señal de salida; y un tipo de señal de entrada.
Hay instrucciones JTAG para MUESTREAR los datos en ese registro de escaneo de límites, o PRECARGARlo con valores.
Durante la prueba, las señales de E / S entran y salen del chip a través de las celdas de escaneo de límites. Las pruebas implican una serie de vectores de prueba, cada uno de los cuales genera algunas señales y luego verifica que las respuestas sean las esperadas. Las celdas de escaneo de límites se pueden configurar para admitir pruebas externas de interconexión entre chips (instrucción EXTEST) o pruebas internas de lógica dentro del chip (instrucción INTEST).
Infraestructura de prueba de la placa
Normalmente, los sistemas de prueba comerciales JTAG de alta gama permiten la importación de 'listas de redes' de diseño desde sistemas CAD / EDA más los modelos BSDL de dispositivos compatibles con escaneo de límites / JTAG para generar automáticamente aplicaciones de prueba. Los tipos comunes de prueba incluyen
- 'Infraestructura' o integridad de la ruta de escaneo
- Pin del dispositivo de escaneo de límites al pin del dispositivo de escaneo de límites 'interconexión'
- Pin de escaneo de límites al dispositivo de memoria o al grupo de dispositivos (SRAM, DRAM, DDR, etc.)
- Prueba de clúster de lógica arbitraria
Cuando se utilizan durante la fabricación, estos sistemas también admiten aplicaciones que no son de prueba pero que están afiliadas, como la programación en el sistema de varios tipos de memoria flash: NOR, NAND y serie (I2C o SPI).
Dichos sistemas comerciales son utilizados por profesionales de pruebas de juntas y, a menudo, costarán varios miles de dólares para un sistema completo. Pueden incluir opciones de diagnóstico para localizar con precisión las fallas, como circuitos abiertos y cortocircuitos, y también pueden ofrecer visores esquemáticos o de diseño para representar la falla de manera gráfica. Las pruebas desarrolladas con tales herramientas se combinan con frecuencia con otros sistemas de prueba, como probadores en circuito (ICT) o sistemas de prueba de placa funcional.
Depuración
La arquitectura de escaneo de límites también proporciona una funcionalidad que ayuda a los desarrolladores e ingenieros durante las etapas de desarrollo de un sistema integrado. Un puerto de acceso de prueba JTAG (TAP) se puede convertir en un analizador lógico de baja velocidad .
Historia
James B. Angell de la Universidad de Stanford propuso pruebas en serie. [4]
IBM desarrolló un diseño de escaneo sensible al nivel (LSSD). [5] [6]
Ver también
Referencias
- ^ IEEE Std 1149.1 (JTAG) Testability Primer Capítulo 3 cubre el escaneo de límites con JTAG, y otros capítulos también son informativos.
- ^ Frenzel, Louis E. (11 de septiembre de 2008). "El plan integrado para el escaneo de límites JTAG" . Diseño Electrónico . Archivado desde el original el 1 de diciembre de 2008. presenta una descripción general, alrededor de 2008.
- ^ Oshana, Rob (29 de octubre de 2002). "Introducción a JTAG" . Diseño de Sistemas Embebidos . Consultado el 5 de abril de 2007 .
- ^ Williams, MJY; Angel, JB (enero de 1973), "Mejora de la probabilidad de circuitos integrados a gran escala mediante puntos de prueba y lógica adicional", IEEE Transactions on Computers , C-22 (1): 46–60, doi : 10.1109 / TC.1973.223600
- ^ US 3761695 , Eichelberger, Edward, "Método de prueba de nivel sensible a un sistema lógico funcional", publicado el 25 de septiembre de 1973
- ^ US 4293919 , Dasgupta, Sumit, "Sistema de diseño de escaneo sensible al nivel (LSSD)", publicado el 10/06/1981
enlaces externos
- Sitio web oficial del Grupo de desarrollo de estándares IEEE 1149.1
- IEEE 1149.1 JTAG y tutorial de escaneo de límites: arquitectura de escaneo de límites de libros electrónicos JTAG (TAP) y los problemas que resuelve para crear una alta cobertura de prueba