El diseño de escaneo sensible al nivel (LSSD) es parte de un proceso de prueba de fabricación de circuitos integrados . Es un método de diseño de escaneo DFT que utiliza un sistema separado y relojes de escaneo para distinguir entre el modo normal y el de prueba. Los pestillos se utilizan en pares, cada uno tiene una entrada de datos normal, una salida de datos y un reloj para el funcionamiento del sistema. Para la operación de prueba, los dos pestillos forman un par maestro / esclavo con una entrada de escaneo, una salida de escaneo y relojes de escaneo no superpuestos A y B que se mantienen bajos durante la operación del sistema pero hacen que los datos de escaneo se bloqueen cuando se pulsan alto durante el escaneo .
____ | | Pecado ---- | S | A ------ |> | | Q | --- + --------------- Q1 D1 ----- | D | | CLK1 --- |> | | | ____ | | ____ | | | + --- | S | B ------------------- |> | | Q | ------ Q2 / SOut D2 ------------------ | D | CLK2 ---------------- |> | | ____ |
En una configuración LSSD de un solo pestillo, el segundo pestillo se usa solo para la operación de escaneo. Permitir que se utilice como un segundo pestillo del sistema reduce la sobrecarga de silicio.
Ver también
Este artículo se basa en material extraído del Diccionario gratuito de informática en línea antes del 1 de noviembre de 2008 e incorporado bajo los términos de "renovación de licencias" de la GFDL , versión 1.3 o posterior.