En electrónica digital , Fan-out de 4 es una medida de tiempo utilizada en tecnologías CMOS digitales : el retardo de puerta de un componente con un fan-out de 4.
Fan out = C carga / C in , donde
- Carga C = capacitancia total de la puerta MOS impulsada por la puerta lógica en consideración
- C in = la capacitancia de la puerta MOS de la puerta lógica en consideración
Como métrica de retardo, un FO4 es el retardo de un inversor , impulsado por un inversor 4 veces más pequeño que él y que acciona un inversor 4 veces más grande que él. Ambas condiciones son necesarias ya que el tiempo de subida / bajada de la señal de entrada afecta tanto al retardo como a la carga de salida.
FO4 se usa generalmente como una métrica de retardo porque dicha carga se ve generalmente en el caso de búferes ahusados que impulsan grandes cargas, y aproximadamente en cualquier puerta lógica de una ruta lógica dimensionada para un retardo mínimo. Además, para la mayoría de las tecnologías, el fanout óptimo para dichos búferes generalmente varía de 2.7 a 5.3. [1]
Un ventilador de 4 es la respuesta al problema canónico expresado de la siguiente manera: dado un inversor de tamaño fijo, pequeño en comparación con una carga grande fija, minimice el retraso en la activación de la carga grande. Después de algunas matemáticas, se puede demostrar que el retardo mínimo se logra cuando la carga es impulsada por una cadena de N inversores, cada inversor sucesivo ~ 4 veces más grande que el anterior; N ~ log 4 (C carga / C in ) [ cita requerida ] .
En ausencia de capacitancias parásitas ( capacitancia de difusión de drenaje y capacitancia del cable), el resultado es "un ventilador fuera de e" (ahora N ~ ln ( carga C / C in ).
Si la carga en sí no es grande, entonces usar un ventilador de 4 escalas en etapas lógicas sucesivas no tiene sentido. En estos casos, los transistores de tamaño mínimo pueden ser más rápidos.
Debido a que las tecnologías escaladas son intrínsecamente más rápidas (en términos absolutos), el rendimiento del circuito se puede comparar de manera más justa utilizando el ventilador de 4 como métrica. Por ejemplo, dados dos sumadores de 64 bits, uno implementado en una tecnología de 0,5 µm y el otro en tecnología de 90 nm, sería injusto decir que el sumador de 90 nm es mejor desde el punto de vista de los circuitos y la arquitectura solo porque tiene menos latencia. El sumador de 90 nm podría ser más rápido solo debido a sus dispositivos inherentemente más rápidos. Para comparar la arquitectura del sumador y el diseño del circuito, es más justo normalizar la latencia de cada sumador al retardo de un inversor FO4.
El tiempo de FO4 para una tecnología es cinco veces su constante de tiempo RC τ; por lo tanto, 5 · τ = FO4. [2]
Algunos ejemplos de CPU de alta frecuencia con una tubería larga y un retardo de etapa bajo: IBM Power6 tiene un diseño con retardo de ciclo de 13 FO4; [3] El período de reloj del Pentium 4 de Intel a 3,4 GHz se estima en 16,3 FO4. [4]
Ver también
Referencias
- ^ Horowitz, Mark; Harris, David; Ho, Ron; Wei, Gu-Yeon. "La métrica de retardo del inversor Fanout-of-4". CiteSeerX 10.1.1.68.831 . Cite journal requiere
|journal=
( ayuda ) - ^ Harris, D .; Sutherland, I. (2003). "Esfuerzo lógico de llevar sumadores de propagación". La trigésimo séptima conferencia de Asilomar sobre señales, sistemas y computadoras, 2003 . págs. 873–878. doi : 10.1109 / ACSSC.2003.1292037 . ISBN 0-7803-8104-1.
- ^ Kostenko, Natalya. "Procesadores y sistemas IBM POWER6" (PDF) . Consultado el 29 de noviembre de 2013 .
- ^ "Este documento detalla la relación entre las métricas de retardo del dispositivo CV / I, las métricas de retardo de la puerta del inversor en abanico de 4 (FO4) y las tendencias de frecuencia de reloj del microprocesador de alto rendimiento" (PDF) . Grupo de Trabajo de Tecnología de Diseño de EE. ITRS. 2003. Archivado desde el original (PDF) el 3 de diciembre de 2013 . Consultado el 29 de noviembre de 2013 .
enlaces externos
- Revisión del esfuerzo lógico
- Revisando la métrica FO4 // RWT, 15 de agosto de 2002
- David Harris, Diapositivas sobre esfuerzo lógico , con un ejemplo sucinto de diseño con inversores FO4 (p. 19).
- MS Hrishikesh, la profundidad lógica óptima por etapa de canalización es de 6 a 8 retrasos del inversor FO4 // ACM SIGARCH Computer Architecture News. Vol. 30. No. 2. IEEE Computer Society, 2002