LPDDR

Hardware de la computadora

DDR móvil: Samsung K4X2G323PD-8GD8

LPDDR , una abreviatura de Low-Power Double Data Rate , también conocida como Low-Power DDR SDRAM o LPDDR SDRAM , es un tipo de memoria de acceso aleatorio dinámica síncrona de doble velocidad de datos que consume menos energía y está destinada a computadoras móviles . También se conoce como Mobile DDR y se abrevia como mDDR.

Ancho del bus

Propiedades de las diferentes generaciones LP-DDR

LP-DDR	1	1E	2	2E	3	3E	4	4X	5
Reloj de matriz de memoria (MHz)	200	266,7	200	266,7	200	266,7	200	266,7	?
Tamaño de captación previa	2 n		4 n		8 n		16 n
Densidades de memoria			64 MB 8 Gb		1 Gb 32 Gb		4 GB 32 Gb
Frecuencia de reloj del bus de E / S (MHz)	200	266,7	400	533,3	800	1067	1600	2133	3200
Tasa de transferencia de datos ( DDR ) (MT / s) [a]	400	533,3	800	1067	1600	2133	3200	4267	6400
Voltaje (s) de suministro	1,8 V		1,2, 1,8 V		1,2, 1,8 V		1,1, 1,8 V	0,6, 1,1, 1,8 V	0,5, 1,05, 1,8 V
Bus de comando / dirección	19 bits, SDR		10 bits, DDR				6 bits, SDR		?

A diferencia de la SDRAM estándar, que se utiliza en dispositivos estacionarios y portátiles y normalmente se conecta a través de un bus de memoria de 64 bits de ancho, LPDDR también permite canales de 16 o 32 bits de ancho. ^[1]

Las versiones "E" marcan versiones mejoradas de las especificaciones. Formalizan el overclocking de la matriz de memoria hasta 266,7 MHz para un aumento del rendimiento del 33%. Los módulos de memoria que implementan estas frecuencias más altas se utilizan en Apple MacBooks y portátiles para juegos.

Al igual que con la SDRAM estándar, la mayoría de las generaciones duplican el tamaño de recuperación interna y la velocidad de transferencia externa. (DDR-4 y LPDDR-5 son las excepciones).

Generaciones

LP-DDR (1)

La DDR original de bajo consumo (a veces llamada de forma retroactiva LPDDR1 ) es una forma ligeramente modificada de DDR SDRAM , con varios cambios para reducir el consumo total de energía.

Lo más significativo es que el voltaje de suministro se reduce de 2.5 a 1.8 V. Los ahorros adicionales provienen de la actualización con compensación de temperatura (la DRAM requiere actualización con menos frecuencia a bajas temperaturas), la autoactualización parcial de la matriz y un modo de "apagado profundo" que sacrifica toda la memoria. contenido. Además, los chips son más pequeños y utilizan menos espacio en la placa que sus equivalentes no móviles. Samsung y Micron son dos de los principales proveedores de esta tecnología, que se utiliza en dispositivos de tableta y el teléfono como el iPhone 3GS , iPad original , Samsung Galaxy Tab 7.0 y Motorola Droid X . ^[2]

LP-DDR2

Chip Samsung K4P4G154EC-FGC1 4 Gbit LPDDR2

Un nuevo estándar JEDEC JESD209-2E define una interfaz DDR de bajo consumo más dramáticamente revisada. No es compatible con DDR1 o DDR2 SDRAM , pero puede adaptarse a:

• LPDDR2-S2: memoria de captación previa de 2 n (como DDR1),
• LPDDR2-S4: memoria de captación previa de 4 n (como DDR2), o
• LPDDR2-N: Memoria no volátil ( flash NAND ).

Los estados de bajo consumo son similares al LPDDR básico, con algunas opciones adicionales de actualización parcial de la matriz.

Los parámetros de temporización se especifican para LPDDR-200 a LPDDR-1066 (frecuencias de reloj de 100 a 533 MHz).

Trabajando a 1,2 V, LPDDR2 multiplexa las líneas de control y dirección en un bus CA de doble velocidad de datos de 10 bits . Los comandos son similares a los de SDRAM normal , excepto por la reasignación de los códigos de operación de precarga y terminación en ráfaga:

Codificación de comandos LPDDR2 / LPDDR3 ^[3]

CK		CA0 ( RAS )	CA1 ( CAS )	CA2 ( NOSOTROS )	CA3	CA4	CA5	CA6	CA7	CA8	CA9		Operación
↗		H	H	H	-								NOP
↘		-
↗		H	H	L	H	H	-						Precargar todos los bancos
↘		-
↗		H	H	L	H	L	-		BA0	BA1	BA2		Precargar un banco
↘		-
↗		H	H	L	H	A30	A31	A32	BA0	BA1	BA2		Preactiva (solo LPDDR2-N)
↘		A20	A21	A22	A23	A24	A25	A26	A27	A28	A29
↗		H	H	L	L	-							Ráfaga terminada
↘		-
↗		H	L	H	reservado		C1	C2	BA0	BA1	BA2		Leer (AP = precarga automática)
↘		AP	C3	C4	C5	C6	C7	C8	C9	C10	C11
↗		H	L	L	reservado		C1	C2	BA0	BA1	BA2		Escritura (AP = precarga automática)
↘		AP	C3	C4	C5	C6	C7	C8	C9	C10	C11
↗		L	H	R8	R9	R10	R11	R12	BA0	BA1	BA2		Activar (R0-14 = Dirección de fila)
↘		R0	R1	R2	R3	R4	R5	R6	R7	R13	R14
↗		L	H	A15	A16	A17	A18	A19	BA0	BA1	BA2		Activar (solo LPDDR2-N)
↘		A5	A6	A7	A8	A9	A10	A11	A12	A13	A14
↗		L	L	H	H	-							Actualizar todos los bancos (solo LPDDR2-Sx)
↘		-
↗		L	L	H	L	-							Actualizar un banco (direccionamiento por turnos)
↘		-
↗		L	L	L	H	MA0	MA1	MA2	MA3	MA4	MA5		Lectura de registro de modo (MA0–7 = Dirección)
↘		MA6	MA7	-
↗		L	L	L	L	MA0	MA1	MA2	MA3	MA4	MA5		Registro de modo de escritura (OP0–7 = Datos)
↘		MA6	MA7	OP0	OP1	OP2	OP3	OP4	OP5	OP6	OP7

El bit de dirección de columna C0 nunca se transfiere y se supone que es cero. Por lo tanto, las transferencias en ráfaga siempre comienzan en direcciones pares.

LPDDR2 también tiene una selección de chip activo bajo (cuando está alto, todo es un NOP) y una señal CKE de activación de reloj, que funciona como SDRAM. También como SDRAM, el comando enviado en el ciclo en el que CKE se descarta primero selecciona el estado de apagado:

• Si el chip está activo, se congela en su lugar.
• Si el comando es un NOP ( CS bajo o CA0–2 = HHH), el chip está inactivo.
• Si el comando es un comando de actualización (CA0–2 = LLH), el chip entra en el estado de actualización automática.
• Si el comando es una terminación en ráfaga (CA0–2 = HHL), el chip entra en el estado de apagado profundo. (Se requiere una secuencia de reinicio completa al salir).

Los registros de modo se han ampliado considerablemente en comparación con la SDRAM convencional, con un espacio de direcciones de 8 bits y la capacidad de volver a leerlos. Aunque es más pequeño que una EEPROM de detección de presencia en serie , se incluye suficiente información para eliminar la necesidad de una.

Los dispositivos S2 de menos de 4  Gbit y los dispositivos S4 de menos de 1 Gbit tienen solo cuatro bancos. Ignoran la señal BA2 y no admiten la actualización por banco.

Los dispositivos de memoria no volátil no utilizan los comandos de actualización y reasignan el comando de precarga para transferir los bits de dirección A20 y superiores. Los bits de orden inferior (A19 y hacia abajo) se transfieren mediante un comando de activación siguiente. Esto transfiere la fila seleccionada de la matriz de memoria a uno de los búferes de datos de fila de 4 u 8 (seleccionados por los bits BA), donde se pueden leer mediante un comando de lectura. A diferencia de DRAM, los bits de la dirección del banco no forman parte de la dirección de la memoria; cualquier dirección se puede transferir a cualquier búfer de datos de fila. Un búfer de datos de fila puede tener una longitud de 32 a 4096 bytes, según el tipo de memoria. Las filas de más de 32 bytes ignoran algunos de los bits de dirección de orden inferior en el comando Activar. Las filas de menos de 4096 bytes ignoran algunos de los bits de dirección de orden superior en el comando Leer.

La memoria no volátil no admite el comando Escribir en búferes de datos de fila. Más bien, una serie de registros de control en una región de dirección especial admite comandos de lectura y escritura, que se pueden usar para borrar y programar la matriz de memoria.

LP-DDR3

En mayo de 2012, JEDEC publicó el estándar de dispositivo de memoria de bajo consumo JESD209-3. ^{[4] [5] [6]} En comparación con LPDDR2, LPDDR3 ofrece una mayor velocidad de datos, mayor ancho de banda y eficiencia energética, y mayor densidad de memoria. LPDDR3 alcanza una velocidad de datos de 1600 MT / sy utiliza nuevas tecnologías clave: nivelación de escritura y entrenamiento de comando / dirección, ^[7] terminación opcional en la matriz (ODT) y capacitancia de E / S baja. LPDDR3 admite tanto los tipos de empaquetado en paquete (PoP) como los de empaquetado discreto.

La codificación de comandos es idéntica a LPDDR2, utilizando un bus CA de velocidad de datos doble de 10 bits. ^[5] Sin embargo, el estándar solo especifica 8 n -DRAM de captación previa y no incluye los comandos de memoria flash.

Los productos que utilizan LPDDR3 incluyen MacBook Air 2013, iPhone 5S , iPhone 6 , Nexus 10 , Samsung Galaxy S4 (GT-I9500) y Microsoft Surface Pro 3 . ^[8] LPDDR3 se generalizó en 2013, funcionando a 800 MHz DDR (1600 MT / s), ofreciendo un ancho de banda comparable a la memoria del portátil PC3-12800 en 2011 (12,8 GB / s de ancho de banda). ^[9] Para lograr este ancho de banda, el controlador debe implementar memoria de doble canal. Por ejemplo, este es el caso del Exynos 5 Dual ^[10] y del 5 Octa. ^[11]

Una versión "mejorada" de la especificación denominada LPDDR3e aumenta la velocidad de datos a 2133 MT / s. Samsung Electronics presentó los primeros módulos LPDDR3 de 4  gigabit y 20 nm de clase capaces de transmitir datos a hasta 2133 MT / s, más del doble del rendimiento del LPDDR2 anterior, que solo es capaz de 800 MT / s. ^[12] Varios SoC de varios fabricantes también admiten de forma nativa RAM LPDDR3 de 800 MHz. Entre ellos se incluyen Snapdragon 600 y 800 de Qualcomm ^[13] , así como algunos SoC de las series Exynos y Allwinner .

LP-DDR4

El 14 de marzo de 2012, JEDEC organizó una conferencia para explorar cómo los requisitos futuros de los dispositivos móviles impulsarán los próximos estándares como LPDDR4. ^[14] El 30 de diciembre de 2013, Samsung anunció que había desarrollado el primer LPDDR4 de clase 8 gibibit (1 GiB) de 20 nm capaz de transmitir datos a 3200 MT / s, proporcionando así un 50 por ciento más de rendimiento que el LPDDR3 más rápido y consumiendo alrededor de 40 por ciento menos de energía a 1,1 voltios. ^{[15] [16]}

El 25 de agosto de 2014, JEDEC publicó el estándar de dispositivo de memoria de bajo consumo JESD209-4 LPDDR4. ^{[17] [18]}

Los cambios importantes incluyen:

• Duplicación de la velocidad de la interfaz y numerosos cambios eléctricos consiguientes, incluido el cambio del estándar de E / S a lógica terminada en oscilación de bajo voltaje (LVSTL)
• Duplicación del tamaño de captación previa interna y tamaño mínimo de transferencia
• Cambiar de un bus de dirección / comando DDR de 10 bits a un bus SDR de 6 bits
• Cambio de un bus ancho de 32 bits a dos buses anchos independientes de 16 bits
• La actualización automática se habilita mediante comandos dedicados, en lugar de ser controlada por la línea CKE

El estándar define paquetes SDRAM que contienen dos canales de acceso independientes de 16 bits, cada uno conectado a hasta dos matrices por paquete. Cada canal tiene 16 bits de datos de ancho, tiene sus propios pines de control / dirección y permite el acceso a 8 bancos de DRAM. Por tanto, el paquete se puede conectar de tres formas:

• Las líneas de datos y el control están conectados en paralelo a un bus de datos de 16 bits, y solo el chip selecciona conectado de forma independiente por canal.
• A dos mitades de un bus de datos de 32 bits de ancho y las líneas de control en paralelo, incluida la selección de chip.
• A dos buses de datos anchos de 16 bits independientes

Cada matriz proporciona 4, 6, 8, 12 o 16  gibibits de memoria, la mitad para cada canal. Por lo tanto, cada banco es un dieciseisavo del tamaño del dispositivo. Esto se organiza en el número apropiado (16  Ki a 64 Ki) de filas de 16384 bits (2048 bytes). Se planea la extensión a 24 y 32 gibibit, pero aún no se decide si esto se hará aumentando el número de filas, su ancho o el número de bancos.

También se definen paquetes más grandes que proporcionan doble ancho (cuatro canales) y hasta cuatro troqueles por par de canales (8 troqueles en total por paquete).

Se accede a los datos en ráfagas de 16 o 32 transferencias (256 o 512 bits, 32 o 64 bytes, DDR de 8 o 16 ciclos). Las ráfagas deben comenzar en límites de 64 bits.

Dado que la frecuencia del reloj es más alta y la longitud de ráfaga mínima más larga que los estándares anteriores, las señales de control se pueden multiplexar más sin que el bus de comando / dirección se convierta en un cuello de botella. LPDDR4 multiplexa las líneas de control y dirección en un bus CA de velocidad de datos única de 6 bits. Los comandos requieren 2 ciclos de reloj y las operaciones que codifican una dirección (por ejemplo, activar fila, leer o escribir columna) requieren dos comandos. Por ejemplo, para solicitar una lectura de un chip inactivo se requieren cuatro comandos que toman 8 ciclos de reloj: Activate-1, Activate-2, Read, CAS-2.

La línea de selección de chip (CS) está activa- alta . El primer ciclo de un comando se identifica porque la selección de chip es alta; es bajo durante el segundo ciclo.

Codificación de comandos LPDDR4 ^{[18] : 151}

Primer ciclo (CS = H)							Segundo ciclo (CS = L)							Operación
CA5	CA4	CA3	CA2	CA1	CA0		CA5	CA4	CA3	CA2	CA1	CA0
L	L	L	L	L	L		-							No operacion
H	L	L	L	L	L		0	OP4	OP3	OP2	OP1	1		Mando multiusos
AB	H	L	L	L	L		-			BA2	BA1	BA0		Precarga (AB = todos los bancos)
AB	L	H	L	L	L		-			BA2	BA1	BA0		Actualizar (AB = todos los bancos)
-	H	H	L	L	L		-							Entrada de actualización automática
licenciado en Derecho	L	L	H	L	L		AP	C9	-	BA2	BA1	BA0		Escritura-1 (+ CAS-2)
-	H	L	H	L	L		-							Salida de actualización automática
0	L	H	H	L	L		AP	C9	-	BA2	BA1	BA0		Escritura enmascarada-1 (+ CAS-2)
-	H	H	H	L	L		-							(reservado)
licenciado en Derecho	L	L	L	H	L		AP	C9	-	BA2	BA1	BA0		Lectura-1 (+ CAS-2)
C8	H	L	L	H	L		C7	C6	C5	C4	C3	C2		CAS-2
-		H	L	H	L		-							(reservado)
OP7	L	L	H	H	L		MA5	MA4	MA3	MA2	MA1	MA0		Registro de modo Escritura-1 y -2 MA = Dirección, OP = Datos
OP6	H	L	H	H	L		OP5	OP4	OP3	OP2	OP1	OP0
-	L	H	H	H	L		MA5	MA4	MA3	MA2	MA1	MA0		Lectura de registro de modo (+ CAS-2)
-	H	H	H	H	L		-							(reservado)
R15	R14	R13	R12	L	H		R11	R10	R16	BA2	BA1	BA0		Activar-1 y -2
R9	R8	R7	R6	H	H		R5	R4	R3	R2	R1	R0

El comando CAS-2 se utiliza como la segunda mitad de todos los comandos que realizan una transferencia a través del bus de datos y proporciona bits de dirección de columna de orden inferior:

• Los comandos de lectura deben comenzar en una dirección de columna que sea múltiplo de 4; no existe ninguna disposición para comunicar un bit de dirección C0 o C1 distinto de cero a la memoria.
• Los comandos de escritura deben comenzar en una dirección de columna que sea múltiplo de 16; C2 y C3 deben ser cero para un comando de escritura.
• El registro de modo leído y algunos comandos multipropósito también deben ir seguidos de un comando CAS-2, sin embargo, todos los bits de la columna deben ser cero (bajo).

La longitud de la ráfaga se puede configurar para que sea de 16, 32 o se puede seleccionar dinámicamente mediante el bit BL de operaciones de lectura y escritura.

Se asocia una señal DMI (máscara de datos / inversión) con cada 8 líneas de datos, y se puede utilizar para minimizar el número de bits elevados durante las transferencias de datos. Cuando es alto, los otros 8 bits se complementan tanto con el transmisor como con el receptor. Si un byte contiene cinco o más bits 1, la señal DMI puede elevarse, junto con tres o menos líneas de datos. Como las líneas de señal tienen una terminación baja, esto reduce el consumo de energía.

(Un uso alternativo, donde DMI se usa para limitar el número de líneas de datos que se alternan en cada transferencia a un máximo de 4, minimiza la diafonía. Esto puede ser usado por el controlador de memoria durante las escrituras, pero no es compatible con los dispositivos de memoria).

La inversión del bus de datos se puede habilitar por separado para lecturas y escrituras. Para escrituras enmascaradas (que tienen un código de comando separado), el funcionamiento de la señal DMI depende de si la inversión de escritura está habilitada.

• Si DBI en escrituras está deshabilitado, un nivel alto en DMI indica que el byte de datos correspondiente debe ignorarse y no escribirse
• Si DBI en escrituras está habilitado, un nivel bajo en DMI, combinado con un byte de datos con 5 o más bits establecidos, indica un byte de datos que debe ignorarse y no escribirse.

LPDDR4 también incluye un mecanismo para "actualización de fila dirigida" para evitar la corrupción debido al " martillo de fila " en filas adyacentes. Una secuencia especial de tres secuencias de activación / precarga especifica la fila que se activó con más frecuencia que el umbral especificado por el dispositivo (200.000 a 700.000 por ciclo de actualización). Internamente, el dispositivo actualiza filas físicamente adyacentes en lugar de la especificada en el comando de activación. ^{[19] [18] : 153–54}

LP-DDR4X

Samsung Semiconductor propuso una variante LPDDR4 que llamó LPDDR4X. ^{[20] : 11} LPDDR4X es idéntico a LPDDR4 excepto que se ahorra energía adicional al reducir el voltaje de E / S (Vddq) a 0,6 V desde 1,1 V. El 9 de enero de 2017, SK Hynix anunció paquetes LPDDR4X de 8 y 16 GiB. ^{[21] [22]} JEDEC publicó el estándar LPDDR4X el 8 de marzo de 2017. ^[23] Además del voltaje más bajo, las mejoras adicionales incluyen una opción de matriz de un solo canal para aplicaciones más pequeñas, nuevos paquetes MCP, PoP e IoT, y una definición adicional y Mejoras de sincronización para el grado de velocidad más alto de 4266 MT / s.

LP-DDR5

El 19 de febrero de 2019, JEDEC publicó el JESD209-5, Estándar para velocidad de datos doble de baja potencia 5 (LPDDR5). ^[24]

Samsung anunció que tenía chips LP-DDR5 prototipo en funcionamiento en julio de 2018. LPDDR5 introduce los siguientes cambios: ^[25]

• La tasa de transferencia de datos se incrementa a 6400 MT / s.
• Se utilizan relojes diferenciales
• La captación previa no se vuelve a duplicar, pero permanece 16 n
• El número de bancos se incrementa a 16, divididos en cuatro grupos de bancos similares a DDR4
• Mejoras en el ahorro de energía: ^[24]
  • Comandos Data-Copy y Write-X (todos uno o todos cero) para disminuir la transferencia de datos
  • Escalado dinámico de frecuencia y voltaje
• Una nueva arquitectura de reloj llamada WCK & Read Strobe (RDQS) ^[24]

El controlador de memoria Intel Tiger Lake y Snapdragon 888 es compatible con LPDDR5.

Notas

1. Equivalente, Mbit / s / pin.

Referencias

1. "LPDDR" . Wiki de Texas Instruments . Consultado el 10 de marzo de 2015 .
2. Anandtech Samsung Galaxy Tab - The AnandTech Review , 23 de diciembre de 2010
3. Estándar JEDEC: Velocidad de datos doble de baja potencia 2 (LPDDR2) (PDF) , Asociación de tecnología de estado sólido JEDEC, febrero de 2010 , consultado el 30 de diciembre de 2010
4. JEDEC publica el estándar LPDDR3 para chips de memoria de bajo consumo. Archivado el 20 de mayo de 2012 en Wayback Machine , la revista Solid State Technology.
5. Estándar de dispositivo de memoria de bajo consumo JESD209-3 LPDDR3 , Asociación de tecnología de estado sólido JEDEC
6. "JEDEC anuncia la publicación del estándar LPDDR3 para dispositivos de memoria de bajo consumo" . jedec.org . Consultado el 10 de marzo de 2015 .
7. ¿Quiere una descripción general rápida y sucia de la nueva especificación JEDEC LPDDR3? EETimes lo sirve Archivado 2013-07-28 en Wayback Machine , Denali Memory Report
8. Dentro del Samsung Galaxy S4 Archivado el29 de abril de 2013en la Wayback Machine , Chipworks
9. memoria de alto rendimiento Samsung LPDDR3 permite dispositivos móviles asombrosos en 2013, 2014 - El lado positivo de las noticias
10. "Samsung Exynos" . samsung.com . Consultado el 10 de marzo de 2015 .
11. Samsung revela procesador móvil de ocho núcleos en EEtimes
12. Ahora produciendo DRAM móvil LPDDR3 de cuatro Gigabit, utilizando tecnología de proceso de clase 20nm * , Businesswire
13. dieron a conocer los procesadores Snapdragon 800 Series y 600 , Qualcomm
14. "JEDEC para centrarse en la tecnología móvil en la próxima conferencia" . jedec.org . Consultado el 10 de marzo de 2015 .
15. "Samsung desarrolla la primera DRAM móvil LPDDR4 de 8 Gb de la industria" . Samsung Tomorrow (Blog oficial). Samsung Electronics . Consultado el 10 de marzo de 2015 .
16. http://www.softnology.biz/pdf/JESD79-4_DDR4_SDRAM.pdf Estándar JESD79 DDR4 SDRAM
17. 'JEDEC lanza el estándar LPDDR4 para dispositivos de memoria de bajo consumo' , Asociación de tecnología de estado sólido de JEDEC.
18. JEDEC Standard: Low Power Double Data Rate 4 (LPDDR4) (PDF) , JEDEC Solid State Technology Association, agosto de 2014 , consultado el 25 de diciembre de 2014 El nombre de usuario y la contraseña "cypherpunks" permitirán la descarga.
19. "Comando de actualización de martillo de fila" . Patentes . Google. US20140059287 . Consultado el 10 de marzo de 2015 .
20. Reza, Ashiq (16 de septiembre de 2016). La 'necesidad de memoria' da origen a una 'nueva memoria' ( PDF ) . Cumbre de Qualcomm 3G LTE. Hong Kong.
21. Shilov, Anton. "SK Hynix anuncia paquetes de DRAM LPDDR4X-4266 de 8 GB" . Consultado el 28 de julio de 2017 .
22. "SK 하이닉스 세계 최대 용량 의 초 저전력 모바일 D 램 출시" . Skhynix (en coreano) . Consultado el 28 de julio de 2017 .
23. "JEDEC actualiza estándares para dispositivos de memoria de bajo consumo" . JEDEC . Consultado el 28 de julio de 2017 .
24. "Estándar de actualizaciones JEDEC para dispositivos de memoria de bajo consumo: LPDDR5" . jedec.org . Consultado el 19 de febrero de 2019 .
25. Smith, Ryan (16 de julio de 2018). "Samsung anuncia el primer chip DRAM LPDDR5, apunta a velocidades de datos de 6,4 Gbps y una reducción del 30% de energía" . AnandTech .

Enlaces externos

• Micrón
• Elpida
• Nanya
• Samsung
• Páginas JEDEC: BAJA POTENCIA DOBLE TASA DE DATOS 3 SDRAM (LPDDR3)