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En informática , un bus de computadora que opera con velocidad de datos doble ( DDR ) transfiere datos tanto en los flancos ascendentes como descendentes de la señal del reloj . [1] Esto también se conoce como doble bombeo , doble bombeo y doble transición . El término modo de alternancia se utiliza en el contexto de la memoria flash NAND .
Resumen [ editar ]
La forma más sencilla de diseñar un circuito electrónico sincronizado es hacer que realice una transferencia por ciclo completo (subida y bajada) de una señal de reloj . Sin embargo, esto requiere que la señal de reloj cambie dos veces por transferencia, mientras que las líneas de datos cambien como máximo una vez por transferencia. Cuando se opera con un ancho de banda alto, las limitaciones de integridad de la señal limitan la frecuencia del reloj . Al usar ambos flancos del reloj, las señales de datos operan con la misma frecuencia límite, duplicando así la velocidad de transmisión de datos.
Esta técnica se ha utilizado para buses del lado frontal del microprocesador , Ultra-3 SCSI , buses de expansión ( AGP , PCI-X [2] ), memoria gráfica ( GDDR ), memoria principal (tanto RDRAM como DDR1 a DDR4 ) y el bus HyperTransport en AMD 's 64 Athlon procesadores. Más recientemente, se está utilizando para otros sistemas con requisitos de alta velocidad de transferencia de datos, por ejemplo, para la salida de convertidores analógicos a digitales (ADC). [3]
DDR no debe confundirse con doble canal , en el que cada canal de memoria accede a dos módulos RAM simultáneamente. Las dos tecnologías son independientes entre sí y muchas placas base utilizan ambas, mediante el uso de memoria DDR en una configuración de doble canal.
Una alternativa al bombeo doble o cuádruple es hacer que el enlace se sincronice automáticamente . Esta táctica fue elegida por InfiniBand y PCI Express .
Relación de ancho de banda y frecuencia [ editar ]
Describir el ancho de banda de un bus de doble bombeo puede resultar confuso. Cada borde del reloj se denomina latido , con dos latidos (uno optimista y uno negativo ) por ciclo. Técnicamente, el hercio es una unidad de ciclos por segundo, pero muchas personas se refieren al número de transferencias por segundo. El uso cuidadoso generalmente habla de "500 MHz, velocidad de datos doble" o "1000 MT / s ", pero muchos se refieren casualmente a un "bus de 1000 MHz", aunque no haya ciclos de señal más rápidos que 500 MHz.
DDR SDRAM popularizó la técnica de referirse al ancho de banda del bus en megabytes por segundo , el producto de la tasa de transferencia y el ancho del bus en bytes. DDR SDRAM que funciona con un reloj de 100 MHz se llama DDR-200 (después de su velocidad de transferencia de datos de 200 MT / s), y un DIMM de 64 bits (8 bytes) de ancho que funciona a esa velocidad de datos se llama PC-1600, después de su Ancho de banda máximo (teórico) de 1600 MB / s. Asimismo, la tasa de transferencia de 1.6 GT / s DDR3-1600 se denomina PC3-12800.
Algunos ejemplos de designaciones populares de módulos DDR:
| Nombres | Reloj de la memoria | Reloj de bus de E / S | Ratio de transferencia | Ancho de banda teórico |
|---|---|---|---|---|
| DDR-200, PC-1600 | 100 MHz | 100 MHz | 200 MT / s | 1,6 GB / s |
| DDR-400, PC-3200 | 200 MHz | 200 MHz | 400 MT / s | 3,2 GB / s |
| DDR2-800, PC2-6400 | 200 MHz | 400 MHz | 800 MT / s | 6,4 GB / s |
| DDR3-1600, PC3-12800 | 200 MHz | 800 MHz | 1600 MT / s | 12,8 GB / s |
| DDR4-2400, PC4-19200 | 300 MHz | 1200 MHz | 2400 MT / s | 19,2 GB / s |
| DDR4-3200, PC4-25600 | 400 MHz | 1600 MHz | 3200 MT / s | 25,6 GB / s |
| DDR5-4800, PC5-38400 | 300 MHz | 2400 MHz | 4800 MT / s | 38,4 GB / s |
| DDR5-6400, PC5-51200 | 400 MHz | 3200 MHz | 6400 MT / s | 51,2 GB / s |
DDR SDRAM utiliza señalización de doble velocidad de datos solo en las líneas de datos. Las señales de dirección y control todavía se envían a la DRAM una vez por ciclo de reloj (para ser precisos, en el flanco ascendente del reloj), y los parámetros de tiempo como la latencia CAS se especifican en ciclos de reloj. Algunas interfaces DRAM menos comunes, en particular LPDDR2 , GDDR5 y XDR DRAM , envían comandos y direcciones utilizando una velocidad de datos doble. DDR5 utiliza dos buses de dirección / comando de velocidad de datos doble de 7 bits para cada DIMM, donde un chip controlador de reloj registrado se convierte en un bus SDR de 14 bits para cada chip de memoria.
Ver también [ editar ]
- DDR SDRAM , DDR2 SDRAM , DDR3 SDRAM , DDR4 SDRAM y DDR5 SDRAM
- GDDR SDRAM , GDDR3 SDRAM , GDDR4 SDRAM , GDDR5 SDRAM y GDDR6 SDRAM
- Lista de velocidades de bits del dispositivo
- Bombeo (sistemas informáticos)
- Tasa de datos cuádruple
Referencias [ editar ]
- ^ Hennessy, John L .; Patterson, David A. (2007). Arquitectura informática: un enfoque cuantitativo . Ámsterdam: Morgan Kaufmann. pag. 314. ISBN 0-12-370490-1.
- ^ Schmid, Patrick. "Batallas PCI Express PCI-X" . Guía de hardware de Tom .
- ^ "AD9467 ADC" (PDF) (hoja de datos). Dispositivos analógicos.
