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Para otros usos del término, consulte Metaestabilidad .

Una ilustración de la metaestabilidad en un sincronizador, donde los datos cruzan entre dominios de reloj. En el peor de los casos, dependiendo del tiempo, la condición metaestable en Ds puede propagarse a Dout y, a través de la siguiente lógica, a más partes del sistema, provocando un comportamiento indefinido e inconsistente.

La metaestabilidad en la electrónica es la capacidad de un sistema electrónico digital de persistir durante un tiempo ilimitado en un equilibrio inestable o en un estado metaestable . [1] En los circuitos lógicos digitales, se requiere que una señal digital esté dentro de ciertos límites de voltaje o corriente para representar un nivel lógico '0' o '1'para el correcto funcionamiento del circuito; si la señal está dentro de un rango intermedio prohibido, puede causar un comportamiento defectuoso en las puertas lógicas a las que se aplica la señal. En estados metaestables, es posible que el circuito no pueda establecerse en un nivel lógico estable '0' o '1' dentro del tiempo requerido para el funcionamiento correcto del circuito. Como resultado, el circuito puede actuar de manera impredecible y puede provocar una falla del sistema, a veces denominada "falla". [2] La metaestabilidad es un ejemplo de la paradoja del culo de Buridan .

Los estados metaestables son características inherentes de los sistemas digitales asíncronos y de los sistemas con más de un dominio de reloj independiente . En los sistemas asíncronos auto-temporizados, los árbitros están diseñados para permitir que el sistema continúe solo después de que se haya resuelto la metaestabilidad, por lo que la metaestabilidad es una condición normal, no una condición de error. [3] En sistemas síncronos con entradas asíncronas, los sincronizadores están diseñados para hacer que la probabilidad de un fallo de sincronización sea aceptablemente pequeña. [4] Los estados metaestables se pueden evitar en sistemas totalmente síncronos cuando se cumplen los requisitos de configuración de entrada y tiempo de espera en flip-flops.

Ejemplo [ editar ]

El ejemplo de pestillo NOR Set-Reset

Un ejemplo simple de metaestabilidad se puede encontrar en un pestillo SR NOR , cuando las entradas Set y Reset son verdaderas (R = 1 y S = 1) y luego ambas pasan a falso (R = 0 y S = 0) aproximadamente al mismo hora. Ambas salidas Q y Q se mantienen inicialmente en 0 por las entradas simultáneas Set y Reset. Después de que las entradas Set y Reset cambien a falso, el flip-flop terminará (eventualmente) en uno de dos estados estables, uno de Q y Q verdadero y el otro falso. El estado final dependerá de cuál de R o S regrese primero a cero, cronológicamente, pero si ambos hacen la transición aproximadamente al mismo tiempo, la metaestabilidad resultante, con niveles de salida intermedios u oscilatorios, puede tardar arbitrariamente en resolverse a un estado estable.

Árbitros [ editar ]

Artículo principal: árbitro (electrónica)

En electrónica, un árbitro es un circuito diseñado para determinar cuál de varias señales llega primero. Los árbitros se utilizan en circuitos asincrónicos para ordenar actividades computacionales para recursos compartidos para evitar operaciones incorrectas concurrentes. Los árbitros se utilizan en las entradas de sistemas totalmente síncronos, y también entre dominios de reloj, como sincronizadores de señales de entrada. Aunque pueden minimizar la aparición de metaestabilidad a probabilidades muy bajas, todos los árbitros tienen, no obstante, estados metaestables, que son inevitables en los límites de las regiones del espacio de estados de entrada que dan como resultado diferentes salidas. [5]

Circuitos síncronos [ editar ]

Los sincronizadores se utilizan al transferir señales entre dominios de reloj. Un diseño de sincronizador simple implica simplemente retrasar la señal de entrada (data0) de un dominio de reloj diferente usando múltiples flip-flops sensibles al borde que tienen reloj localmente (clock0)

Las técnicas de diseño de circuitos síncronos hacen que los circuitos digitales sean resistentes a los modos de falla que pueden ser causados ​​por la metaestabilidad. Un dominio de reloj se define como un grupo de flip-flops con un reloj común. Tales arquitecturas pueden formar un circuito garantizado libre de metaestabilidad (por debajo de una cierta frecuencia máxima de reloj, por encima de la cual ocurre la primera metaestabilidad y luego la falla absoluta), asumiendo un reloj común de baja desviación . Sin embargo, incluso entonces, si el sistema depende de entradas continuas, es probable que sean vulnerables a estados metaestables. [6]

Cuando se utilizan técnicas de diseño síncrono, la protección contra eventos metaestables que causan fallas en los sistemas solo necesita proporcionarse cuando se transfieren datos entre diferentes dominios de reloj o desde una región desbloqueada al sistema síncrono. Esta protección a menudo puede tomar la forma de una serie de flip-flops de retardo que retrasan el flujo de datos el tiempo suficiente para que ocurran fallas de metaestabilidad a una velocidad insignificante.

Modos de falla [ editar ]

Aunque se comprende bien la metaestabilidad y se conocen las técnicas arquitectónicas para controlarla, persiste como un modo de falla en el equipo.

Los errores graves de computadora y hardware digital causados ​​por la metaestabilidad tienen una historia social fascinante. Muchos ingenieros se han negado a creer que un dispositivo biestable pueda entrar en un estado que no es ni verdadero ni falso y tiene una probabilidad positiva de que permanecerá indefinido durante un período de tiempo determinado, aunque con una probabilidad exponencialmente decreciente a lo largo del tiempo. [7] [8] [9] [10] [11] Sin embargo, la metaestabilidad es un resultado inevitable de cualquier intento de asignar un dominio continuo a uno discreto. En los límites del dominio continuo entre regiones que se asignan a diferentes salidas discretas, los puntos se cierran arbitrariamente en el mapa de dominio continuo a diferentes salidas, lo que hace que la decisión sobre qué salida seleccionar sea un proceso difícil y potencialmente largo. [12] Si las entradas a un árbitro o flip-flop llegan casi simultáneamente, lo más probable es que el circuito atraviese un punto de metaestabilidad. La metaestabilidad sigue siendo poco conocida en algunos círculos, y varios ingenieros han propuesto sus propios circuitos que se dice que resuelven o filtran la metaestabilidad; típicamente, estos circuitos simplemente cambian la ocurrencia de metaestabilidad de un lugar a otro. [13] Los chips que utilizan múltiples fuentes de reloj a menudo se prueban con relojes de prueba que tienen relaciones de fase fijas, no con relojes independientes que se cruzan entre sí que se experimentarán durante la operación. Esto generalmente evita explícitamente que el modo de falla metaestable que ocurrirá en el campo sea visto o reportado. Las pruebas adecuadas de metaestabilidad a menudo emplean relojes de frecuencias ligeramente diferentes y garantizan el funcionamiento correcto del circuito.

Ver también [ editar ]

  • Conversor analógico a digital
  • El culo de buridan
  • CPU asincrónica
  • Rebote en el suelo
  • Lógica de tres estados

Referencias [ editar ]

  1. ^ Thomas J. Chaney y Charles E. Molnar (abril de 1973). "Comportamiento anómalo de los circuitos del sincronizador y del árbitro" (PDF) . Transacciones IEEE en computadoras . C-22 (4): 421–422. doi : 10.1109 / TC.1973.223730 . ISSN 0018-9340 .  
  2. ^ Chaney, Thomas J. "Mi trabajo en todas las cosas metaestables o yo y mi falla" (PDF) . Archivado desde el original (PDF) el 8 de diciembre de 2015 . Consultado el 5 de noviembre de 2015 .
  3. ^ John Bainbridge (2002). Interconexión asíncrona de sistema en chip . Saltador. pag. 18. ISBN 978-1-85233-598-4.
  4. ^ Chaney, Thomas J. " " Reimpresión del memorando técnico n. ° 10, "El fenómeno de falla" (1966) " " .Universidad de Washington St. Louis, MO
  5. ^ Richard F. Tinder (2009). Diseño y análisis de máquinas secuenciales asíncronas: un desarrollo integral del diseño y análisis de máquinas y sistemas de estados independientes del reloj . Editores Morgan & Claypool. pag. 165. ISBN 978-1-59829-689-1.
  6. ^ Kleeman, L .; Cantoni, A. "Comportamiento metaestable en sistemas digitales" Diciembre de 1987 ". Diseño y prueba de computadoras IEEE . 4 (6): 4-19. Doi : 10.1109 / MDT.1987.295189 .
  7. ^ Harris, Sarah; Harris, David (2015). Diseño digital y arquitectura informática: Edición ARM . Morgan Kaufmann. págs. 151-153. ISBN 012800911X.
  8. ^ Ginosar, Ran (2011). "Metaestabilidad y sincronizadores: un tutorial" (PDF) . Centro de Investigación de Sistemas VLSI . Departamento de Ingeniería Eléctrica y Ciencias de la Computación, Technion — Instituto de Tecnología de Israel, Haifa. , pag. 4-6
  9. ^ Xanthopoulos, Tucídides (2009). Reloj en sistemas VLSI modernos . Springer Science and Business Media. pag. 196. ISBN 1441902619., pag. 196, 200, eq. 6-29
  10. ^ "Una cartilla de metaestabilidad" (PDF) . Nota de aplicación AN-219 . Semiconductor Phillips. 1989 . Consultado el 20 de enero de 2017 . CS1 maint: parámetro desalentado ( enlace )
  11. ^ Arora, Mohit (2011). El arte de la arquitectura de hardware: métodos y técnicas de diseño para circuitos digitales . Springer Science and Business Media. ISBN 1461403979., pag. 4-5, eq. 1-1
  12. ^ Leslie Lamport (febrero de 2012) [diciembre de 1984]. "Principio de Buridan" (PDF) . Consultado el 9 de julio de 2010 . CS1 maint: parámetro desalentado ( enlace )
  13. ^ Ran Ginosar. " Catorce formas de engañar a su sincronizador " ASYNC 2003.

Enlaces externos [ editar ]

  • Rendimiento de metaestabilidad de FIFO sincronizados
  • La bibliografía 'asincrónica'
  • Lógica asincrónica
  • Interfaces eficientes con temporizador automático para cruzar dominios de reloj
  • Dr. Howard Johnson: Inducir deliberadamente el estado metaestable
  • Explicaciones detalladas y diseños de sincronizadores
  • Bibliografía de metaestabilidad
  • Cruce del dominio del reloj: cierre del bucle en los problemas de implementación funcional del dominio del reloj , sistemas de diseño de cadencia
  • Stephenson, Jennifer. Comprensión de la metaestabilidad en FPGA . Informe técnico de Altera Corporation. Julio de 2009.
  • Bahukhandi, Ashirwad. Metaestabilidad. Notas de clase para el diseño lógico avanzado y la teoría de la conmutación. Enero de 2002.
  • Cummings, Clifford E. Síntesis y técnicas de scripting para diseñar diseños de relojes multiaíncronos . SNUG 2001.
  • Haseloff, Eilhard. Respuesta metaestable en 5-V Circuitos lógicos . Informe de Texas Instruments. Febrero de 1997.
  • Nystrom, Mika y Alain J. Martin. Cruzando la brecha sincrónica asincrónica . WCED 2002.
  • Patil, Girish, División IFV, Sistemas de diseño de cadencia. Problemas de sincronización del reloj y técnicas de verificación estática. Conferencia técnica de cadencia 2004.
  • Smith, Michael John Sebastian. Circuitos integrados de aplicaciones específicas. Addison Wesley Longman, 1997, Capítulo 6.4.1.
  • Stein, Mike. Cruzando el abismo: señales asíncronas en un mundo sincrónico Característica de diseño de EDN. 24 de julio de 2003.
  • Cox, Jerome R. y Engel, George L., Blendics, Inc. Informe técnico [1] "Metaestabilidad y errores fatales del sistema"] noviembre de 2010
  • Adam Taylor, "Envolviendo el cerebro alrededor de la metaestabilidad" , EE Times, 2013-11-20