En electrónica digital , el circuito síncrono es un circuito digital en el que los cambios en el estado de los elementos de la memoria se sincronizan mediante una señal de reloj . En un circuito lógico digital secuencial , los datos se almacenan en dispositivos de memoria llamados flip-flops o pestillos. La salida de un flip-flop es constante hasta que se aplica un pulso a su entrada de "reloj", tras lo cual la entrada del flip-flop se bloquea en su salida. En un circuito lógico síncrono, un oscilador electrónico llamado relojgenera una cadena (secuencia) de pulsos, la "señal de reloj". Esta señal de reloj se aplica a cada elemento de almacenamiento, por lo que en un circuito síncrono ideal, cada cambio en los niveles lógicos de sus componentes de almacenamiento es simultáneo. Idealmente, la entrada a cada elemento de almacenamiento ha alcanzado su valor final antes de que ocurra el siguiente reloj, por lo que el comportamiento de todo el circuito se puede predecir con exactitud. Prácticamente, se requiere cierto retraso para cada operación lógica, lo que resulta en limitaciones de velocidad máxima a las que puede funcionar cada sistema síncrono.
Para que estos circuitos funcionen correctamente, se necesita mucho cuidado en el diseño de las redes de distribución de reloj . El análisis de tiempo estático se utiliza a menudo para determinar la velocidad máxima de funcionamiento segura.
Casi todos los circuitos digitales, y en particular casi todas las CPU, son circuitos completamente síncronos con un reloj global. Las excepciones a menudo se comparan con circuitos totalmente síncronos. Las excepciones incluyen circuitos autosincrónicos, [1] [2] [3] [4] circuitos globalmente asincrónicos localmente síncronos y circuitos totalmente asincrónicos .
Ver también
Referencias
- ^ Laboratorios Asada e Ikeda. "Circuito autosincrónico" . "FPGA Auto Síncrono". 2009.
- ^ "Bloques lógicos configurables autosincrónicos" .
- ↑ Devlin, Benjamin; Ikeda, Makoto; Asada, Kunihiro. "Operación mínima de energía con escalado de voltaje y control de potencia autónomo a nivel de compuerta autosincrónico" . 2012. doi : 10.1587 / transele.E95.C.546
- ^ Devlin, B.; Ueki, H.; Mori, S.; Miyauchi, S.; Ikeda, M.; Asada, K. "Análisis de rendimiento y ataque de canal lateral de un elemento de procesamiento de multiplicador montgomery autosincrónico para RSA en CMOS de 40 nm" . 2012. doi : 10.1109 / ASSCC.2012.6570807