PCI-Express

Estándar de bus de expansión de computadora

No confundir con PCI-X .

Para ingeniería, adquisiciones, construcción e instalación, consulte EPCI .

PCI-Express

Interconexión rápida de componentes periféricos
Logotipo de PCI Express
Año de creación	2003 ; Hace 18 años ( 2003 )
Creado por	Intel Dell HP IBM
Reemplaza	AGP PCI PCI-X
Ancho en bits	1 por carril (hasta 16 carriles)
No. de dispositivos	1 en cada extremo de cada conexión. [a]
Velocidad	Simplex doble (en cada dirección) ; ejemplos en carril único (× 1) y 16 carriles (× 16): Versión 1.x: 2.5 GT / s × 1: 250 MB / s × 16: 4 GB / s Versión 2.x: 5 GT / s × 1: 500 MB / s × 16: 8 GB / s Versión 3.x: 8 GT / s × 1: 985 MB / s × 16: 15,75 GB / s Versión 4.0: 16 GT / s × 1: 1,97 GB / s × 16: 31,5 GB / s Versión 5.0: 32 GT / s × 1: 3,94 GB / s × 16: 63 GB / s Versión 6.0: 64 GT / s × 1: 7,88 GB / s × 16: 126 GB / s
Estilo	De serie
Interfaz de conexión en caliente	Sí (con ExpressCard , OCuLink , CFexpress o U.2 )
Interfaz externa	Sí (con cableado externo OCuLink o PCI Express )
Sitio web	pcisig .com

Varias ranuras en la placa base de una computadora , de arriba a abajo:

• PCI Express × 4
• PCI Express × 16
• PCI Express × 1
• PCI Express × 16
• PCI convencional (32 bits, 5 V)

PCI Express ( Peripheral Component Interconnect Express ), oficialmente abreviado como PCIe o PCI-e , ^[1] es un estándar de bus de expansión de computadora en serie de alta velocidad , diseñado para reemplazar los antiguos estándares de bus PCI , PCI-X y AGP . Es común la placa de interfaz para computadoras personales de las tarjetas gráficas , unidades de disco duro adaptadores de host , SSD , Wi-Fi y Ethernet conexiones de hardware. ^[2] PCIe tiene numerosas mejoras con respecto a los estándares anteriores, incluido un mayor rendimiento máximo del bus del sistema, menor número de pines de E / S y menor huella física, mejor escalado de rendimiento para dispositivos de bus, un mecanismo de detección e informe de errores más detallado (Informe avanzado de errores, AER), ^[3] y funcionalidad nativa de intercambio en caliente . Más recientes revisiones de la norma PCIe proporcionan soporte de hardware para E / S de virtualización .

Definido por su número de carriles, ^[4] la interfaz eléctrica PCI Express también se utiliza en una variedad de otros estándares, más notablemente la interfaz de tarjeta de expansión de computadora portátil ExpressCard e interfaces de almacenamiento de computadora SATA Express , U.2 (SFF-8639) y M .2 .

Las especificaciones de formato son mantenidas y desarrolladas por PCI-SIG (PCI Special Interest Group ), un grupo de más de 900 empresas que también mantienen las especificaciones PCI convencionales .

Arquitectura

Ejemplo de topología PCI Express:
las "cajas de conexiones" blancas representan los puertos descendentes del dispositivo PCI Express, mientras que las grises representan los puertos ascendentes. ^{[5] : 7}

Tarjeta PCI Express × 1 que contiene un conmutador PCI Express (cubierto por un pequeño disipador de calor ), que crea varios puntos finales a partir de un punto final y permite que varios dispositivos lo compartan

Conceptualmente, el bus PCI Express es un reemplazo en serie de alta velocidad del bus PCI / PCI-X más antiguo. ^[6] Una de las diferencias clave entre el bus PCI Express y el PCI más antiguo es la topología del bus; PCI utiliza una arquitectura de bus paralelo compartido , en la que el host PCI y todos los dispositivos comparten un conjunto común de direcciones, datos y líneas de control. Por el contrario, PCI Express se basa en una topología punto a punto , con enlaces seriales separados que conectan cada dispositivo al complejo raíz.(anfitrión). Debido a su topología de bus compartido, el acceso al bus PCI más antiguo se arbitra (en el caso de múltiples maestros) y se limita a un maestro a la vez, en una sola dirección. Además, el esquema de reloj PCI más antiguo limita el reloj del bus al periférico más lento del bus (independientemente de los dispositivos involucrados en la transacción del bus). Por el contrario, un enlace de bus PCI Express admite la comunicación full-duplex entre dos puntos finales, sin limitación inherente al acceso simultáneo a través de varios puntos finales.

En términos de protocolo de bus, la comunicación PCI Express está encapsulada en paquetes. El trabajo de empaquetar y desempaquetar datos y el tráfico de mensajes de estado es manejado por la capa de transacciones del puerto PCI Express (descrito más adelante). Las diferencias radicales en la señalización eléctrica y el protocolo de bus requieren el uso de un factor de forma mecánico diferente y conectores de expansión (y por lo tanto, nuevas placas base y nuevas placas adaptadoras); Las ranuras PCI y las ranuras PCI Express no son intercambiables. A nivel de software, PCI Express conserva la compatibilidad con PCI; El software del sistema PCI heredado puede detectar y configurar dispositivos PCI Express más nuevos sin soporte explícito para el estándar PCI Express, aunque las nuevas funciones PCI Express son inaccesibles.

El enlace PCI Express entre dos dispositivos puede variar en tamaño de uno a 32 carriles . En un enlace de varios carriles, los datos del paquete se dividen en varios carriles y el rendimiento máximo de datos se escala con el ancho total del enlace. El recuento de carriles se negocia automáticamente durante la inicialización del dispositivo y puede ser restringido por cualquier punto final. Por ejemplo, se puede insertar una tarjeta PCI Express (× 1) de un solo carril en una ranura de varios carriles (× 4, × 8, etc.), y el ciclo de inicialización negocia automáticamente el mayor número de carriles mutuamente admitidos. El enlace puede configurarse dinámicamente para usar menos carriles, proporcionando una tolerancia a fallas en caso de que haya carriles defectuosos o poco confiables. El estándar PCI Express define anchos de enlace de × 1, × 2, × 4, × 8, × 12, × 16 y × 32. ^[7]Esto permite que el bus PCI Express sirva tanto a aplicaciones sensibles a los costos donde no se necesita un alto rendimiento como a aplicaciones críticas para el rendimiento, como gráficos 3D, redes ( 10 Gigabit Ethernet o Gigabit Ethernet multipuerto ) y almacenamiento empresarial ( SAS o Fibre Channel ). . Las ranuras y conectores solo se definen para un subconjunto de estos anchos, con anchos de enlace intermedios utilizando el siguiente tamaño de ranura física más grande.

Como punto de referencia, un dispositivo PCI-X (133 MHz 64 bits) y un dispositivo PCI Express 1.0 que utiliza cuatro carriles (× 4) tienen aproximadamente la misma tasa de transferencia máxima en una sola dirección de 1064 MB / s. El bus PCI Express tiene el potencial de funcionar mejor que el bus PCI-X en casos donde varios dispositivos están transfiriendo datos simultáneamente, o si la comunicación con el periférico PCI Express es bidireccional .

Interconectar

Un enlace PCI Express entre dos dispositivos consta de uno o más carriles, que son canales simples duales que utilizan dos pares de señalización diferencial . ^{[5] : 3}

Los dispositivos PCI Express se comunican a través de una conexión lógica denominada interconexión ^[8] o enlace . Un enlace es un canal de comunicación punto a punto entre dos puertos PCI Express que permite a ambos enviar y recibir solicitudes PCI ordinarias (configuración, E / S o lectura / escritura de memoria) e interrupciones ( INTx , MSI o MSI-X ) . A nivel físico, un enlace se compone de uno o más carriles . ^[8] Los periféricos de baja velocidad (como una tarjeta Wi-Fi 802.11 ) utilizan un enlace de un solo carril (× 1), mientras que un adaptador gráfico suele utilizar un enlace de 16 carriles (× 16) mucho más amplio y, por lo tanto, más rápido.

Lane

Un carril se compone de dos pares de señalización diferencial , con un par para recibir datos y el otro para transmitir. Por lo tanto, cada carril se compone de cuatro cables o trazas de señales . Conceptualmente, cada carril se utiliza como un flujo de bytes de dúplex completo , que transporta paquetes de datos en formato de "bytes" de ocho bits simultáneamente en ambas direcciones entre los puntos finales de un enlace. ^[9] Los enlaces PCI Express físicos pueden contener de 1 a 16 carriles, más precisamente 1, 4, 8 o 16 carriles. ^{[10] [5] : 4,5 [8] Los} recuentos de carriles se escriben con un prefijo "×" (por ejemplo, "× 8" representa una tarjeta o ranura de ocho carriles), siendo × 16 el tamaño más grande en común usar. ^[11] Los tamaños de los carriles también se denominan "ancho" o "por", por ejemplo, una ranura de ocho carriles podría denominarse "por 8" o "8 carriles de ancho".

Para conocer los tamaños de tarjetas mecánicas, consulte a continuación .

Bus serie

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La arquitectura de bus serial enlazado se eligió sobre el bus paralelo tradicional debido a las limitaciones inherentes de este último, incluida la operación semidúplex , el recuento de señales en exceso y un ancho de banda inherentemente menor debido a la desviación de la sincronización . La desviación de la sincronización resulta de señales eléctricas separadas dentro de una interfaz paralela que viajan a través de conductores de diferentes longitudes, en capas de placas de circuito impreso (PCB) potencialmente diferentes y posiblemente a velocidades de señal diferentes . A pesar de transmitirse simultáneamente como una sola palabra, las señales en una interfaz paralela tienen diferente duración de viaje y llegan a sus destinos en diferentes momentos. Cuando el período de reloj de la interfaz es más corto que la mayor diferencia de tiempo entre las llegadas de señales, la recuperación de la palabra transmitida ya no es posible. Dado que la desviación de tiempo en un bus paralelo puede ascender a unos pocos nanosegundos, la limitación de ancho de banda resultante está en el rango de cientos de megahercios.

Topologías altamente simplificadas de la interfaz PCI compartida (paralela) heredada y la interfaz de punto a punto en serie PCIe ^[12]

Una interfaz en serie no presenta desviación de tiempo porque solo hay una señal diferencial en cada dirección dentro de cada carril, y no hay señal de reloj externa ya que la información de reloj está incrustada dentro de la propia señal en serie. Como tal, las limitaciones típicas de ancho de banda en las señales seriales se encuentran en el rango de varios gigahercios. PCI Express es un ejemplo de la tendencia general hacia la sustitución de buses paralelos por interconexiones seriales; otros ejemplos incluyen Serial ATA (SATA), USB , Serial Attached SCSI (SAS), FireWire (IEEE 1394) y RapidIO . En video digital, los ejemplos de uso común son DVI , HDMI y DisplayPort .

El diseño en serie multicanal aumenta la flexibilidad con su capacidad para asignar menos carriles para dispositivos más lentos.

Factores de forma

PCI Express (estándar)

Intel P3608 NVMe flash SSD, tarjeta complementaria PCI-E

Una tarjeta PCI Express cabe en una ranura de su tamaño físico o más grande (con × 16 como la más grande utilizada), pero es posible que no quepa en una ranura PCI Express más pequeña; por ejemplo, es posible que una tarjeta × 16 no quepa en una ranura × 4 o × 8. Algunas ranuras utilizan enchufes abiertos para permitir tarjetas físicamente más largas y negociar la mejor conexión eléctrica y lógica disponible.

El número de carriles realmente conectados a una ranura también puede ser menor que el número admitido por el tamaño de la ranura física. Un ejemplo es una ranura × 16 que se ejecuta en × 4, que acepta cualquier tarjeta × 1, × 2, × 4, × 8 o × 16, pero proporciona solo cuatro carriles. Su especificación puede leerse como "× 16 (modo × 4)", mientras que la notación "× tamaño @ × velocidad" ("× 16 @ × 4") también es común. La ventaja es que estas ranuras pueden acomodar una gama más amplia de tarjetas PCI Express sin necesidad de hardware de la placa base para admitir la tasa de transferencia completa. Los tamaños mecánicos estándar son × 1, × 4, × 8 y × 16. Las tarjetas con un número diferente de carriles deben usar el siguiente tamaño mecánico más grande (es decir, una tarjeta × 2 usa el tamaño × 4, o una tarjeta × 12 usa el tamaño × 16).

Las tarjetas en sí están diseñadas y fabricadas en varios tamaños. Por ejemplo, las unidades de estado sólido (SSD) que vienen en forma de tarjetas PCI Express a menudo usan HHHL (media altura, media longitud) y FHHL (altura completa, media longitud) para describir las dimensiones físicas de la tarjeta. ^{[13] [14]}

Tipo de tarjeta PCI	Dimensiones alto x largo, máximo
(mm)	(en)
Longitud total	111,15 × 312,00	4.376 × 12.283
Medio termino	111,15 × 167,65	4,376 × 0 6,600
Perfil bajo / Delgado	0 68,90 × 167,65	2.731 × 0 6.600

Factores de forma de la tarjeta de video no estándar

Las tarjetas de video para juegos modernas (desde c.2012 ^[15] ) generalmente exceden la altura y el grosor especificados en el estándar PCI Express, debido a la necesidad de ventiladores de enfriamiento más capaces y silenciosos , ya que las tarjetas de video para juegos a menudo emiten cientos de vatios de calor. ^[16] Las cajas de las computadoras modernas suelen ser más anchas para acomodar estas tarjetas más altas, pero no siempre. Dado que las tarjetas de longitud completa (312 mm) son poco comunes, las cajas modernas a veces no se ajustan a ellas. El grosor de estas tarjetas también suele ocupar el espacio de 2 ranuras PCIe. De hecho, incluso la metodología de cómo medir las tarjetas varía entre los proveedores, algunos incluyen el tamaño del soporte metálico en las dimensiones y otros no.

Por ejemplo, una tarjeta Sapphire 2020 mide 135 mm de altura (excluyendo el soporte de metal), lo que excede la altura estándar PCIe en 28 mm. ^[17] Otra tarjeta de XFX mide 55 mm de grosor (es decir, 2,7 ranuras PCI a 20,32 mm), ocupando 3 ranuras PCIe. ^[18] La tarjeta de video STRIX GAMING OC de Asus GeForce RTX 3080 de 10 GB es una tarjeta de dos ranuras que tiene unas dimensiones de 318,5  mm × 140,1  mm × 57,8  mm, superando la longitud, altura y grosor máximos de PCI Express, respectivamente. ^[19]

Pinout

La siguiente tabla identifica los conductores a cada lado del conector de borde en una tarjeta PCI Express. El lado de la soldadura de la placa de circuito impreso (PCB) es el lado A y el lado del componente es el lado B. ^{[20] Los} pines PRSNT1 # y PRSNT2 # deben ser un poco más cortos que el resto, para garantizar que una tarjeta de conexión en caliente esté completamente insertada. El pin WAKE # usa voltaje completo para reactivar la computadora, pero debe estar alto desde la energía en espera para indicar que la tarjeta es capaz de reactivar. ^[21]

Configuración de pines del conector PCI Express (variantes × 1, × 4, × 8 y × 16)

Alfiler	Lado B	Lado a	Descripción		Alfiler	Lado B	Lado a	Descripción
0 1	+12 V	PRSNT1 #	Debe conectarse al pin PRSNT2 # más lejano		50	HSOp (8)	Reservado	Carril 8 transmitir datos, + y -
0 2	+12 V	+12 V	Pines de alimentación principales		51	HSOn (8)	Suelo
0 3	+12 V	+12 V			52	Suelo	HSIp (8)	Lane 8 recibe datos, + y -
0 4	Suelo	Suelo			53	Suelo	HSIn (8)
0 5	SMCLK	TCK	Pines de puerto SMBus y JTAG		54	HSOp (9)	Suelo	Carril 9 transmitir datos, + y -
0 6	SMDAT	TDI			55	HSOn (9)	Suelo
0 7	Suelo	TDO			56	Suelo	HSIp (9)	Lane 9 recibe datos, + y -
0 8	+3,3 V	TMS			57	Suelo	HSIn (9)
0 9	TRST #	+3,3 V			58	HSOp (10)	Suelo	Carril 10 transmitir datos, + y -
10	+3,3 V auxiliar	+3,3 V	Energía de reserva		59	HSOn (10)	Suelo
11	DESPERTARSE#	PERST #	Reactivación de enlaces; reinicio fundamental [22]		60	Suelo	HSIp (10)	Lane 10 recibe datos, + y -
Muesca clave					61	Suelo	HSIn (10)
12	CLKREQ # [23]	Suelo	Señal de solicitud de reloj		62	HSOp (11)	Suelo	Carril 11 transmitir datos, + y -
13	Suelo	REFCLK +	Par diferencial de reloj de referencia		63	HSOn (11)	Suelo
14	HSOp (0)	REFCLK−	Carril 0 transmitir datos, + y -		64	Suelo	HSIp (11)	Carril 11 recibe datos, + y -
15	HSOn (0)	Suelo			sesenta y cinco	Suelo	HSIn (11)
dieciséis	Suelo	HSIp (0)	Carril 0 recibe datos, + y -		66	HSOp (12)	Suelo	Carril 12 transmitir datos, + y -
17	PRSNT2 #	HSIn (0)			67	HSOn (12)	Suelo
18	Suelo	Suelo			68	Suelo	HSIp (12)	Carril 12 recibe datos, + y -
Las tarjetas PCI Express × 1 terminan en el pin 18					69	Suelo	HSIn (12)
19	HSOp (1)	Reservado	Carril 1 transmitir datos, + y -		70	HSOp (13)	Suelo	Carril 13 transmitir datos, + y -
20	HSOn (1)	Suelo			71	HSOn (13)	Suelo
21	Suelo	HSIp (1)	Carril 1 recibe datos, + y -		72	Suelo	HSIp (13)	Carril 13 recibe datos, + y -
22	Suelo	HSIn (1)			73	Suelo	HSIn (13)
23	HSOp (2)	Suelo	Carril 2 transmitir datos, + y -		74	HSOp (14)	Suelo	Carril 14 transmitir datos, + y -
24	HSOn (2)	Suelo			75	HSOn (14)	Suelo
25	Suelo	HSIp (2)	Lane 2 recibe datos, + y -		76	Suelo	HSIp (14)	Carril 14 recibe datos, + y -
26	Suelo	HSIn (2)			77	Suelo	HSIn (14)
27	HSOp (3)	Suelo	Carril 3 transmitir datos, + y -		78	HSOp (15)	Suelo	Carril 15 transmitir datos, + y -
28	HSOn (3)	Suelo			79	HSOn (15)	Suelo
29	Suelo	HSIp (3)	Carril 3 recibe datos, + y -		80	Suelo	HSIp (15)	Carril 15 recibe datos, + y -
30	PWRBRK # [24]	HSIn (3)			81	PRSNT2 #	HSIn (15)
31	PRSNT2 #	Suelo			82	Reservado	Suelo
32	Suelo	Reservado
Las tarjetas PCI Express × 4 terminan en el pin 32
33	HSOp (4)	Reservado	Carril 4 transmitir datos, + y -
34	HSOn (4)	Suelo
35	Suelo	HSIp (4)	Carril 4 recibe datos, + y -
36	Suelo	HSIn (4)
37	HSOp (5)	Suelo	Carril 5 transmitir datos, + y -
38	HSOn (5)	Suelo
39	Suelo	HSIp (5)	Lane 5 recibe datos, + y -
40	Suelo	HSIn (5)
41	HSOp (6)	Suelo	Carril 6 transmitir datos, + y -
42	HSOn (6)	Suelo
43	Suelo	HSIp (6)	Carril 6 recibe datos, + y -		Leyenda
44	Suelo	HSIn (6)			Pin de tierra		Referencia de cero voltios
45	HSOp (7)	Suelo	Carril 7 transmitir datos, + y -		Pin de alimentación		Suministra energía a la tarjeta PCIe
46	HSOn (7)	Suelo			Pin de tarjeta a host		Señal de la tarjeta a la placa base
47	Suelo	HSIp (7)	Lane 7 recibe datos, + y -		Pin de host a tarjeta		Señal de la placa base a la tarjeta
48	PRSNT2 #	HSIn (7)			Drenaje abierto		Puede ser tirado hacia abajo o detectado por múltiples tarjetas.
49	Suelo	Suelo			Pin de sentido		Atado juntos en la tarjeta
Las tarjetas PCI Express × 8 terminan en el pin 49					Reservado		No se utiliza actualmente, no lo conecte

Poder

Conectores de alimentación de 8 pines (izquierda) y 6 pines (derecha) utilizados en tarjetas PCI Express

Todas las tarjetas PCI Express pueden consumir hasta 3  A en+3,3  V (9,9  W ). La cantidad de +12 V y la potencia total que pueden consumir dependen del tipo de tarjeta: ^{[25] : 35–36 [26]}

• Las tarjetas × 1 están limitadas a 0,5 A a +12  V (6 W) y 10 W combinados.
• Las tarjetas × 4 y más anchas están limitadas a 2,1 A a +12  V (25 W) y 25 W combinados.
• Una tarjeta × 1 de tamaño completo puede consumir hasta los límites de 25 W después de la inicialización y la configuración del software como un "dispositivo de alta potencia".
• Una tarjeta gráfica de tamaño completo × 16 ^[21] puede consumir hasta 5,5 A a +12  V (66 W) y 75 W combinados después de la inicialización y la configuración del software como un "dispositivo de alta potencia".

Los conectores opcionales agregan 75 W (6 pines) o 150 W (8 pines) de +12 V de potencia para hasta 300 W en total ( 2 × 75 W + 1 × 150 W ).

• El pin Sense0 está conectado a tierra mediante el cable o la fuente de alimentación, o flota a bordo si el cable no está conectado.
• El pin Sense1 está conectado a tierra mediante el cable o la fuente de alimentación, o flota a bordo si el cable no está conectado.

Algunas tarjetas usan dos conectores de 8 pines, pero esto aún no se ha estandarizado a partir de 2018 ^[actualizar], por lo que dichas tarjetas no deben llevar el logotipo oficial de PCI Express. Esta configuración permite un total de 375 W ( 1 × 75 W + 2 × 150 W ) y es probable que PCI-SIG la estandarice con el estándar PCI Express 4.0. El conector PCI Express de 8 pines podría confundirse con el conector EPS12V , que se utiliza principalmente para alimentar sistemas SMP y multinúcleo. Los conectores de alimentación son variantes de los conectores de la serie Molex Mini-Fit Jr. ^[27]

Números de pieza de Molex Mini-Fit Jr. ^[27]

Patas	Hembra / receptáculo en cable PS	Cabezal macho / en ángulo recto en PCB
6 pines	45559-0002	45558-0003
8 pines	45587-0004	45586-0005, 45586-0006

Conector de alimentación de 6 pines (75 W) [28]			Conector de alimentación de 8 pines (150 W) [29] [30] [31]		Mapa de pines del conector de alimentación de 6 pines Mapa de pines del conector de alimentación de 8 pines
Alfiler	Descripción		Alfiler	Descripción
1	+12 V		1	+12 V
2	No conectado (normalmente +12 V también)		2	+12 V
3	+12 V		3	+12 V
			4	Sense1 (8 pines conectados [A] )
4	Suelo		5	Suelo
5	Sentido		6	Sense0 (6 pines u 8 pines conectados)
6	Suelo		7	Suelo
			8	Suelo

1. Cuando se enchufa un conector de 6 pines en un receptáculo de 8 pines, un Sense1 faltante le notifica a la tarjetaque solo puede usar hasta 75 W.

Mini tarjeta PCI Express

Una minitarjeta WLAN PCI Express y su conector

Comparación de tarjetas MiniPCI y MiniPCI Express

La mini tarjeta PCI Express (también conocida como Mini PCI Express , Mini PCIe , Mini PCI-E , mPCIe y PEM ), basada en PCI Express, es un reemplazo del factor de forma Mini PCI . Está desarrollado por PCI-SIG . El dispositivo host admite conectividad PCI Express y USB  2.0, y cada tarjeta puede utilizar cualquiera de los estándares. La mayoría de las computadoras portátiles construidas después de 2005 utilizan PCI Express para tarjetas de expansión; sin embargo, a partir de 2015 ^[actualizar], muchos proveedores se están moviendo hacia el uso del factor de forma M.2 más nuevo para este propósito.

Debido a las diferentes dimensiones, las minitarjetas PCI Express no son físicamente compatibles con las ranuras PCI Express estándar de tamaño completo; sin embargo, existen adaptadores pasivos que les permiten usarse en ranuras de tamaño completo. ^[32]

Dimensiones físicas

Las dimensiones de las minitarjetas PCI Express son 30 mm × 50,95 mm (ancho x largo) para una minitarjeta completa. Hay un conector de borde de 52 pines , que consta de dos filas escalonadas en un paso de 0,8 mm. Cada fila tiene ocho contactos, un espacio equivalente a cuatro contactos, luego otros 18 contactos. Las placas tienen un grosor de 1,0 mm, excluidos los componentes. También se especifica una "Half Mini Card" (a veces abreviada como HMC), que tiene aproximadamente la mitad de la longitud física de 26,8 mm.

Interfaz eléctrica

Los conectores de borde de la minitarjeta PCI Express proporcionan múltiples conexiones y buses:

• PCI Express × 1 (con SMBus)
• USB 2.0
• Cables a los LED de diagnóstico para el estado de la red inalámbrica (es decir, Wi-Fi ) en el chasis de la computadora
• Tarjeta SIM para aplicaciones GSM y WCDMA (señales UIM según especificaciones).
• Ampliación futura para otro carril PCIe
• 1,5 V y 3,3 V de potencia

Variante Mini-SATA (mSATA)

Dos SSD, izquierda: mSATA (mini-SATA), derecha: M.2

A pesar de compartir el factor de forma Mini PCI Express, una ranura mSATA no es necesariamente compatible eléctricamente con Mini PCI Express. Por esta razón, solo algunos portátiles son compatibles con unidades mSATA. La mayoría de los sistemas compatibles se basan en la arquitectura del procesador Sandy Bridge de Intel, utilizando la plataforma Huron River. Las computadoras portátiles como las series ThinkPad T, W y X de Lenovo, lanzadas en marzo-abril de 2011, tienen soporte para una tarjeta SSD mSATA en su ranura para tarjetas WWAN . El ThinkPad Edge E220s / E420s y el Lenovo IdeaPad Y460 / Y560 / Y570 / Y580 también admiten mSATA. ^[33] Por el contrario, la serie L, entre otras, solo admite tarjetas M.2 que utilicen el estándar PCIe en la ranura WWAN.

Algunos portátiles (en particular, el Asus Eee PC , el Apple MacBook Air y el Dell mini9 y mini10) utilizan una variante de la Mini Card PCI Express como SSD . Esta variante utiliza los pines reservados y varios no reservados para implementar el paso a través de la interfaz SATA e IDE, manteniendo solo el USB, las líneas de tierra y, a veces, el bus central PCIe × 1 intacto. ^[34] Esto hace que las unidades flash y de estado sólido "miniPCIe" vendidas para netbooks sean en gran medida incompatibles con las verdaderas implementaciones de PCI Express Mini.

Además, el típico SSD miniPCIe de Asus tiene 71 mm de largo, lo que hace que el modelo Dell de 51 mm a menudo se denomine (incorrectamente) de longitud media. En 2009 se anunció un verdadero Mini PCIe SSD de 51 mm, con dos capas de PCB apiladas que permiten una mayor capacidad de almacenamiento. El diseño anunciado conserva la interfaz PCIe, haciéndola compatible con la ranura mini PCIe estándar. Aún no se ha desarrollado ningún producto funcional.

Intel tiene numerosas placas de escritorio con la ranura para minitarjetas PCIe × 1 que normalmente no admiten SSD mSATA. En el sitio de asistencia de Intel se proporciona una lista de placas de escritorio que admiten mSATA de forma nativa en la ranura para minitarjetas PCIe × 1 (normalmente multiplexada con un puerto SATA). ^[35]

PCI Express M.2

Artículo principal: M.2

M.2 reemplaza el estándar mSATA y Mini PCIe. ^[36] Las interfaces de bus de computadora proporcionadas a través del conector M.2 son PCI Express 3.0 (hasta cuatro carriles), Serial ATA 3.0 y USB 3.0 (un solo puerto lógico para cada uno de los dos últimos). Depende del fabricante del dispositivo o host M.2 elegir qué interfaces admitir, según el nivel deseado de compatibilidad con el host y el tipo de dispositivo.

Cableado externo PCI Express

PCI Express Cableado externo (también conocido como externa PCI Express , PCI Express Cableado o ePCIe ) especificaciones fueron puestos en libertad por el PCI-SIG en febrero de 2007. ^{[37] [38]}

Se han definido cables y conectores estándar para anchos de enlace de × 1, × 4, × 8 y × 16, con una tasa de transferencia de 250 MB / s por carril. El PCI-SIG también espera que la norma evolucione hasta alcanzar los 500 MB / s, como en PCI Express 2.0. Un ejemplo de los usos de Cabled PCI Express es un gabinete de metal, que contiene varias ranuras PCIe y circuitos adaptadores PCIe a ePCIe. Este dispositivo no sería posible si no hubiera sido por la especificación ePCIe.

PCI Express OCuLink

OCuLink (que significa "enlace óptico de cobre", ya que Cu es el símbolo químico del cobre ) es una extensión de la "versión de cable de PCI Express", que actúa como competidor de la versión 3 de la interfaz Thunderbolt. La versión 1.0 de OCuLink, lanzada en octubre de 2015, admite hasta PCIe 3.0 × 4 carriles (8 GT / s , 3.9 GB / s) sobre cableado de cobre; una versión de fibra óptica puede aparecer en el futuro.

OCuLink, en la última versión (OCuLink-2), tiene hasta 16 GB / s ^[39] mientras que el ancho de banda máximo de un cable Thunderbolt 4 de velocidad completa es de 5 GB / s. Algunos proveedores pueden diseñar su producto conector para que sea compatible con la próxima generación de PCI Express 5.0 que se ejecuta a 4 GB / s por línea para pruebas futuras y minimizar los costos de desarrollo en los próximos años. ^{[40] [41]} Inicialmente, PCI-SIG esperaba llevar OCuLink a las computadoras portátiles para la conexión de potentes cajas GPU externas. Resultó ser un uso poco común. En cambio, OCuLink se hizo popular para las interconexiones PCIe en servidores. ^[42]

Formas derivadas

Numerosos otros factores de forma utilizan, o pueden utilizar, PCIe. Éstas incluyen:

• Tarjeta de baja altura
• ExpressCard : sucesor del factor de forma de la tarjeta de PC (con × 1 PCIe y USB 2.0; conectable en caliente)
• Módulo PCI Express Express: un factor de forma modular conectable en caliente definido para servidores y estaciones de trabajo
• Tarjeta XQD : una tarjeta flash basada en PCI Express estándar de CompactFlash Association con × 2 PCIe
• Tarjeta CFexpress : una tarjeta flash basada en PCI Express de CompactFlash Association en tres factores de forma que admiten de 1 a 4 carriles PCIe
• Tarjeta SD: el bus SD Express , introducido en la versión 7.0 de la especificación SD, utiliza un enlace PCIe × 1
• XMC : similar al factor de forma CMC / PMC (VITA 42.3)
• AdvancedTCA : un complemento de CompactPCI para aplicaciones más grandes; admite topologías de backplane basadas en serie
• AMC : un complemento de la especificación AdvancedTCA ; admite módulos de procesador y E / S en placas ATCA (× 1, × 2, × 4 o × 8 PCIe).
• FeaturePak : un formato de tarjeta de expansión diminuto (43  mm × 65 mm) para aplicaciones integradas y de factor de forma pequeño, que implementa dos enlaces PCIe × 1 en un conector de alta densidad junto con USB, I2C y hasta 100 puntos de I / O
• E / S universal : una variante de Super Micro Computer Inc diseñada para su uso en chasis de montaje en bastidor de perfil bajo. ^[43] Tiene el soporte del conector invertido, por lo que no puede caber en un zócalo PCI Express normal, pero es compatible con clavijas y puede insertarse si se quita el soporte.
• M.2 (anteriormente conocido como NGFF)
• M-PCIe lleva PCIe 3.0 a dispositivos móviles (como tabletas y teléfonos inteligentes), a través de la capa física M-PHY . ^{[44] [40]}
• U.2 (anteriormente conocido como SFF-8639)

El conector de la ranura PCIe también puede llevar protocolos distintos de PCIe. Algunos chipsets Intel de la serie 9xx son compatibles con la salida de vídeo digital en serie , una tecnología patentada que utiliza una ranura para transmitir señales de vídeo desde los gráficos integrados de la CPU del host en lugar de PCIe, mediante un complemento compatible.

El protocolo de capa de transacción PCIe también se puede utilizar sobre algunas otras interconexiones, que no son PCIe eléctricamente:

• Thunderbolt : una interconexión patentada de Intel que combina los protocolos DisplayPort y PCIe en un factor de forma compatible con Mini DisplayPort . Thunderbolt 3.0 también combina USB 3.1 y usa el factor de forma USB-C en lugar de Mini DisplayPort.
• USB4 .

Historia y revisiones

Mientras que en el desarrollo temprano, PCIe fue inicialmente referido como HSI (para interconexión de alta velocidad ), y se sometió a un cambio de nombre a 3GIO (para E / S de tercera generación ) antes de finalmente decidirse por su nombre PCI -SIG PCI Express . Un grupo de trabajo técnico llamado Arapaho Work Group (AWG) elaboró ​​el estándar. Para los borradores iniciales, el AWG estaba formado únicamente por ingenieros de Intel; posteriormente, el AWG se expandió para incluir socios de la industria.

Desde entonces, PCIe se ha sometido a varias revisiones grandes y pequeñas, mejorando el rendimiento y otras características.

Rendimiento del enlace PCI Express ^{[45] [46]}

Versión	intro- ducido	Código de línea	Tasa de transferencia [i] [ii]	Rendimiento [i] [iii]
				× 1	× 2	× 4	× 8	× 16
1.0	2003	8b / 10b	2,5 GT / s	0,250 GB / s	0,500 GB / s	1.000 GB / s	2.000 GB / s	4.000 GB / s
2.0	2007	8b / 10b	5,0 GT / s	0,500 GB / s	1.000 GB / s	2.000 GB / s	4.000 GB / s	8.000 GB / s
3,0	2010	128b / 130b	8,0 GT / s	0,985 GB / s	1.969 GB / s	3.938 GB / s	0 7.877 GB / s	15.754 GB / s
4.0	2017	128b / 130b	16,0 GT / s	1.969 GB / s	3.938 GB / s	0 7.877 GB / s	15.754 GB / s	0 31,508 GB / s
5,0	2019	128b / 130b	32,0 GT / s	3.938 GB / s	0 7.877 GB / s	15.754 GB / s	31,508 GB / s	63.015 GB / s
6.0 (planeado)	2021	128b / 130b + PAM-4 + ECC	64,0 GT / s	7.877 GB / s	15.754 GB / s	31,508 GB / s	63.015 GB / s	126.031 GB / s

Notas

1. En cada dirección (cada carril es un canal doble simplex).
2. La tasa de transferencia se refiere a la tasa de bits en serie codificada; 2,5 GT / s significa velocidad de datos en serie de2,5Gbit / s.
3. rendimiento indica el ancho de banda no codificado (sin sobrecarga de codificación 8b / 10b o 128b / 130b). La tasa de transferencia PCIe 1.0 de 2.5 GT / s por carril significa una tasa de bits en serie de2.5Gbit / s correspondiente a un rendimiento de 2.0 Gbit / so 250 MB / s antes de la codificación 8b / 10b.

PCI Express 1.0a

En 2003, PCI-SIG introdujo PCIe 1.0a, con una velocidad de datos por carril de 250 MB / sy una velocidad de transferencia de 2,5 gigatransferencias por segundo (GT / s).

La tasa de transferencia se expresa en transferencias por segundo en lugar de bits por segundo porque el número de transferencias incluye los bits de sobrecarga, que no proporcionan un rendimiento adicional; ^[47] PCIe 1.x utiliza un esquema de codificación 8b / 10b , lo que resulta en una sobrecarga del 20% (= 2/10) en el ancho de banda del canal sin procesar. ^[48] Entonces, en la terminología PCIe, la tasa de transferencia se refiere a la tasa de bits codificada: 2.5 GT / s es 2.5 Gbps en el enlace serial codificado. Esto corresponde a 2,0 Gbps de datos precodificados o 250 MB / s, lo que se conoce como rendimiento en PCIe.

PCI Express 1.1

En 2005, PCI-SIG ^[49] introdujo PCIe 1.1. Esta especificación actualizada incluye aclaraciones y varias mejoras, pero es totalmente compatible con PCI Express 1.0a. No se realizaron cambios en la velocidad de datos.

PCI Express 2.0

Una tarjeta de expansión PCI Express 2.0 que proporciona conectividad USB 3.0. ^[B]

PCI-SIG anunció la disponibilidad de la especificación PCI Express Base 2.0 el 15 de enero de 2007. ^[50] El estándar PCIe 2.0 duplica la tasa de transferencia en comparación con PCIe 1.0 a 5  GT / sy el rendimiento por carril aumenta de 250 MB / s hasta 500 MB / s. En consecuencia, un conector PCIe de 16 carriles (× 16) puede admitir un rendimiento agregado de hasta 8 GB / s.

Las ranuras de la placa base PCIe 2.0 son totalmente compatibles con las tarjetas PCIe v1.x. Las tarjetas PCIe 2.0 también son generalmente compatibles con las placas base PCIe 1.x, utilizando el ancho de banda disponible de PCI Express 1.1. En general, las tarjetas gráficas o placas base diseñadas para la v2.0 funcionan, siendo la otra la v1.1 o la v1.0a.

El PCI-SIG también dijo que PCIe 2.0 presenta mejoras en el protocolo de transferencia de datos punto a punto y su arquitectura de software. ^[51]

Intel primera PCIe 's 2,0 chipset capaz era el X38 y tableros comenzó a enviar de varios vendedores ( Abit , Asus , Gigabyte ) a partir del 21 de octubre de 2007. ^[52] AMD comenzó a apoyar PCIe 2.0 con sus series chipset AMD 700 y Nvidia se inició con el MCP72 . ^[53] Todos los conjuntos de chips anteriores de Intel, incluido el conjunto de chips Intel P35 , admitían PCIe 1.1 o 1.0a. ^[54]

Al igual que 1.x, PCIe 2.0 utiliza un esquema de codificación 8b / 10b , por lo que ofrece, por carril, un máximo efectivo de 4 Gbit / s. tasa de transferencia de su tasa de datos brutos de 5 GT / s.

PCI Express 2.1

PCI Express 2.1 (con su especificación fechada el 4 de marzo de 2009) admite una gran proporción de los sistemas de administración, soporte y solución de problemas previstos para su implementación completa en PCI Express 3.0. Sin embargo, la velocidad es la misma que PCI Express 2.0. El aumento de potencia de la ranura rompe la compatibilidad con versiones anteriores entre las tarjetas PCI Express 2.1 y algunas placas base antiguas con 1.0 / 1.0a, pero la mayoría de las placas base con conectores PCI Express 1.1 cuentan con una actualización de BIOS de sus fabricantes a través de utilidades para admitir la compatibilidad con versiones anteriores de las tarjetas. con PCIe 2.1.

PCI Express 3.0

La revisión 3.0 de la especificación PCI Express 3.0 Base se puso a disposición en noviembre de 2010, después de múltiples retrasos. En agosto de 2007, PCI-SIG anunció que PCI Express 3.0 tendría una tasa de transferencia de 8 gigatransferencias por segundo (GT / s) y que sería compatible con las implementaciones existentes de PCI Express. En ese momento, también se anunció que la especificación final para PCI Express 3.0 se retrasaría hasta el segundo trimestre de 2010. ^{[55] Las} nuevas características de la especificación PCI Express 3.0 incluyen una serie de optimizaciones para mejorar la señalización y la integridad de los datos, incluidos el transmisor y el receptor. ecualización, mejoras de PLL , recuperación de datos de reloj y mejoras de canal para las topologías admitidas actualmente. ^[56]

Luego de un análisis técnico de seis meses de la viabilidad de escalar el ancho de banda de interconexión PCI Express, el análisis de PCI-SIG encontró que se pueden fabricar 8 gigatransferencias por segundo en la tecnología de proceso de silicio convencional y se pueden implementar con materiales e infraestructura de bajo costo existentes mientras se mantiene la compatibilidad total (con un impacto insignificante) con la pila de protocolos PCI Express.

PCI Express 3.0 actualiza el esquema de codificación a 128b / 130b desde la codificación 8b / 10b anterior , reduciendo la sobrecarga de ancho de banda del 20% de PCI Express 2.0 a aproximadamente 1.54% (= 2/130). Se logra un equilibrio deseable de 0 y 1 bits en el flujo de datos aplicando XOR a un polinomio binario conocido como " aleatorizador " del flujo de datos en una topología de retroalimentación. Debido a que se conoce el polinomio de codificación, los datos se pueden recuperar aplicando el XOR por segunda vez. Tanto los pasos de codificación como de descodificación se llevan a cabo en hardware. La tasa de bits de 8 GT / s de PCI Express 3.0 ofrece efectivamente 985 MB / s por carril, casi duplicando el ancho de banda del carril en relación con PCI Express 2.0. ^[46]

El 18 de noviembre de 2010, el Grupo de Interés Especial de PCI publicó oficialmente la especificación PCI Express 3.0 finalizada a sus miembros para construir dispositivos basados ​​en esta nueva versión de PCI Express. ^[57]

PCI Express 3.1

En septiembre de 2013, la especificación PCI Express 3.1 se anunció para su lanzamiento a finales de 2013 o principios de 2014, consolidando varias mejoras a la especificación PCI Express 3.0 publicada en tres áreas: administración de energía, rendimiento y funcionalidad. ^{[40] [58]} Fue lanzado en noviembre de 2014. ^[59]

PCI Express 4.0

El 29 de noviembre de 2011, PCI-SIG anunció preliminarmente PCI Express 4.0, ^[60] proporcionando una tasa de bits de 16 GT / s que duplica el ancho de banda proporcionado por PCI Express 3.0, mientras mantiene la compatibilidad con versiones anteriores y posteriores tanto en el soporte de software como en la interfaz mecánica utilizada. ^{[61] Las} especificaciones de PCI Express 4.0 también traen OCuLink-2, una alternativa a Thunderbolt . OCuLink versión 2 tiene hasta 16 GT / s (8  GB / s en total para × 4 carriles), ^[39] mientras que el ancho de banda máximo de un enlace Thunderbolt 3 es de 5  GB / s.

En agosto de 2016, Synopsys presentó una máquina de prueba que ejecuta PCIe 4.0 en el Intel Developer Forum . Su PI se ha concedido a varias empresas que tienen previsto presentar sus chips y productos a finales de 2016. ^{[62] [63]}

PCI-SIG anunció oficialmente el lanzamiento de la especificación final de PCI Express 4.0 el 8 de junio de 2017. ^[64] La especificación incluye mejoras en flexibilidad, escalabilidad y menor consumo de energía.

Mellanox Technologies anunció el primer  adaptador de red de 100 Gbit / s con PCIe 4.0 el 15 de junio de 2016, ^[65] y el primer  adaptador de red de 200 Gbit / s con PCIe 4.0 el 10 de noviembre de 2016. ^[66]

IBM anunció la primera CPU con soporte PCIe 4.0, POWER9 , el 5 de diciembre de 2017 como parte del anuncio del sistema AC922. ^[67]

NETINT Technologies presentó el primer SSD NVMe basado en PCIe 4.0 el 17 de julio de 2018, antes de Flash Memory Summit 2018 ^[68]

AMD anunció el 9 de enero de 2019 que sus próximos procesadores basados ​​en Zen 2 y el chipset X570 serían compatibles con PCIe 4.0. ^[69] AMD esperaba permitir el soporte parcial para conjuntos de chips más antiguos, pero la inestabilidad causada por los rastros de la placa base que no se ajustan a las especificaciones PCIe 4.0 lo hizo imposible. ^{[70] [71]}

Intel lanzó sus primeras CPU móviles con soporte PCI express 4.0 a mediados de 2020, como parte de la microarquitectura de Tiger Lake . ^[72]

PCI Express 5.0

En junio de 2017, PCI-SIG anunció la especificación preliminar PCI Express 5.0. ^[64] Se esperaba que el ancho de banda aumentara a 32  GT / s, produciendo 63  GB / s en cada dirección en una configuración de 16 carriles. Se esperaba que el borrador de la especificación se estandarizara en 2019. ^{[ cita requerida ]} Inicialmente, también se consideraron 25.0 GT / s para su viabilidad técnica.

El 31 de mayo de 2018, PLDA anunció la disponibilidad de su IP de controlador XpressRICH5 PCIe 5.0 basada en el borrador 0.7 de la especificación PCIe 5.0 el mismo día. ^{[73] [74]}

El 10 de diciembre de 2018, PCI SIG lanzó la versión 0.9 de la especificación PCIe 5.0 a sus miembros, ^[75] y el 17 de enero de 2019, PCI SIG anunció que la versión 0.9 había sido ratificada, con la versión 1.0 prevista para su lanzamiento en el primer trimestre de 2019. ^[76]

El 29 de mayo de 2019, PCI-SIG anunció oficialmente el lanzamiento de la especificación final PCI-Express 5.0. ^{[77] [ aclaración necesaria ]}

El 20 de noviembre de 2019, Jiangsu Huacun presentó el primer controlador PCIe 5.0 HC9001 en un proceso de fabricación de 12 nm. ^{[78] La} producción comenzó en 2020.

PCI Express 6.0

El 18 de junio de 2019, PCI-SIG anunció el desarrollo de la especificación PCI Express 6.0. Se espera que el ancho de banda aumente a 64  GT / s, produciendo 126  GB / s en cada dirección en una configuración de 16 carriles, con una fecha de lanzamiento prevista de 2021. ^[79] El nuevo estándar utiliza modulación de amplitud de pulso de 4 niveles (PAM -4) con una corrección de errores de transmisión de baja latencia (FEC) en lugar de una modulación sin retorno a cero (NRZ). ^[80] A diferencia de las versiones anteriores de PCI Express, la corrección de errores de reenvío se usa para aumentar la integridad de los datos y PAM-4 se usa como código de línea para que se transfieran dos bits por transferencia. Con una  tasa de transferencia de datos de 64 GT / s (tasa de bits sin procesar), hasta 252 GB / s es posible en la configuración × 16. ^[79]

El 24 de febrero de 2020, se lanzó la especificación PCI Express 6.0 revisión 0.5 (un "primer borrador" con todos los aspectos y requisitos arquitectónicos definidos). ^[81]

El 5 de noviembre de 2020, se lanzó la especificación PCI Express 6.0 revisión 0.7 (un "borrador completo" con especificaciones eléctricas validadas mediante chips de prueba). ^[82]

Extensiones y direcciones futuras

Algunos proveedores ofrecen productos PCIe sobre fibra, ^{[83] [84] [85]} pero estos generalmente encuentran uso solo en casos específicos donde el puente PCIe transparente es preferible al uso de un estándar más convencional (como InfiniBand o Ethernet ) que puede requerir software adicional para apoyarlo; Las implementaciones actuales se centran en la distancia en lugar del ancho de banda sin procesar y, por lo general, no implementan un enlace completo × 16.

Thunderbolt fue co-desarrollado por Intel y Apple como una interfaz de alta velocidad de propósito general que combina un enlace PCIe lógico con DisplayPort y originalmente fue pensado como una interfaz de fibra, pero debido a las primeras dificultades para crear una interconexión de fibra amigable para el consumidor, casi todas las implementaciones son sistemas de cobre. Una excepción notable, el Sony VAIO Z VPC-Z2, utiliza un puerto USB no estándar con un componente óptico para conectarse a un adaptador de pantalla PCIe externo. Apple ha sido el principal impulsor de la adopción de Thunderbolt hasta 2011, aunque varios otros proveedores ^[86] han anunciado nuevos productos y sistemas con Thunderbolt. Thunderbolt 3 forma la base del USB4 estándar.

PCIe Mobile especificación (abreviado a M-PCIe ) permite la arquitectura PCI Express para operar sobre la MIPI Alliance 's M-PHY tecnología de capa física. Sobre la base de la adopción generalizada ya existente de M-PHY y su diseño de bajo consumo de energía, Mobile PCIe permite que los dispositivos móviles utilicen PCI Express. ^[87]

Borrador del proceso

Hay 5 lanzamientos / puntos de control principales en una especificación PCI-SIG: ^[88]

• Borrador 0.3 (Concepto): esta versión puede tener pocos detalles, pero describe el enfoque general y los objetivos.
• Borrador 0.5 (primer borrador): esta versión tiene un conjunto completo de requisitos arquitectónicos y debe abordar completamente los objetivos establecidos en el borrador 0.3.
• Borrador 0.7 (Borrador completo): esta versión debe tener un conjunto completo de requisitos funcionales y métodos definidos, y no se pueden agregar nuevas funciones a la especificación después de esta versión. Antes de la publicación de este borrador, las especificaciones eléctricas deben haber sido validadas mediante prueba de silicio.
• Borrador 0.9 (Borrador final): esta versión permite a las empresas miembro de PCI-SIG realizar una revisión interna de la propiedad intelectual y no se permiten cambios funcionales después de este borrador.
• 1.0 (versión final): esta es la especificación final y definitiva, y cualquier cambio o mejora se realiza a través de la documentación de erratas y los avisos de cambios de ingeniería (ECN), respectivamente.

Históricamente, los primeros en adoptar una nueva especificación PCIe generalmente comienzan a diseñar con el Borrador 0.5, ya que pueden construir con confianza la lógica de su aplicación en torno a la nueva definición de ancho de banda y, a menudo, incluso comenzar a desarrollar para cualquier característica de protocolo nuevo. Sin embargo, en la etapa del Borrador 0.5, todavía existe una gran probabilidad de cambios en la implementación real de la capa del protocolo PCIe, por lo que los diseñadores responsables de desarrollar estos bloques internamente pueden ser más reacios a comenzar a trabajar que aquellos que usan la interfaz IP de fuentes externas.

Resumen del protocolo de hardware

El enlace PCIe se basa en parejas unidireccionales dedicadas de conexiones punto a punto en serie (1 bit) conocidas como carriles . Esto contrasta claramente con la conexión PCI anterior, que es un sistema basado en bus en el que todos los dispositivos comparten el mismo bus paralelo bidireccional de 32 o 64 bits.

PCI Express es un protocolo en capas que consta de una capa de transacción , una capa de enlace de datos y una capa física . La capa de enlace de datos se subdivide para incluir una subcapa de control de acceso a medios (MAC). La capa física se subdivide en subcapas lógicas y eléctricas. La subcapa lógica física contiene una subcapa de codificación física (PCS). Los términos se toman prestados del modelo de protocolo de red IEEE 802 .

Capa física

Pines de conector y longitudes

Carriles	Patas		Largo
	Total	Variable	Total	Variable
0 × 1	2 × 18 = 0 36 [89]	2 × 0 7 = 0 14	25 mm	0 7,65 mm
0 × 4	2 × 32 = 0 64.	2 × 21 = 0 42.	39 mm	21,65 milímetros
0 × 8	2 × 49 = 0 98.	2 × 38 = 0 76.	56 mm	38,65 milímetros
× 16	2 × 82 = 164.	2 × 71 = 142.	89 milímetros	71,65 milímetros

Un conector PCI Express × 1 de extremo abierto permite enchufar tarjetas más largas que usan más carriles mientras funcionan a velocidades × 1

La especificación de la capa física PCIe ( PHY , PCIEPHY , PCI Express PHY o PCIe PHY ) se divide en dos subcapas, correspondientes a las especificaciones eléctricas y lógicas. La subcapa lógica a veces se divide en una subcapa MAC y un PCS, aunque esta división no es formalmente parte de la especificación PCIe. Una especificación publicada por Intel, la Interfaz PHY para PCI Express (PIPE), ^[90] define la partición funcional MAC / PCS y la interfaz entre estas dos subcapas. La especificación PIPE también identifica la capa de adjunto de medios físicos (PMA), que incluye el serializador / deserializador (SerDes)y otros circuitos analógicos; sin embargo, dado que las implementaciones de SerDes varían mucho entre los proveedores de ASIC , PIPE no especifica una interfaz entre el PCS y el PMA.

A nivel eléctrico, cada carril consta de dos pares diferenciales unidireccionales que operan a 2,5, 5, 8 o 16  Gbit / s, según las capacidades negociadas. La transmisión y la recepción son pares diferenciales separados, para un total de cuatro cables de datos por carril.

Una conexión entre dos dispositivos PCIe cualesquiera se conoce como enlace y se crea a partir de una colección de uno o más carriles . Todos los dispositivos deben admitir como mínimo el enlace de un solo carril (× 1). Opcionalmente, los dispositivos pueden admitir enlaces más amplios compuestos por 2, 4, 8, 12, 16 o 32 carriles. Esto permite una muy buena compatibilidad de dos formas:

• Una tarjeta PCIe encaja físicamente (y funciona correctamente) en cualquier ranura que sea al menos tan grande como ella (por ejemplo, una tarjeta de tamaño × 1 funciona en cualquier ranura);
• Una ranura de un tamaño físico grande (p. Ej., × 16) se puede conectar eléctricamente con menos carriles (p. Ej., × 1, × 4, × 8 o × 12) siempre que proporcione las conexiones a tierra requeridas por la ranura física más grande Talla.

En ambos casos, PCIe negocia la mayor cantidad de carriles con soporte mutuo. Muchas tarjetas gráficas, placas base y versiones de BIOS están verificadas para admitir conectividad × 1, × 4, × 8 y × 16 en la misma conexión.

El ancho de un conector PCIe es de 8,8 mm, mientras que la altura es de 11,25 mm y la longitud es variable. La sección fija del conector tiene una longitud de 11,65 mm y contiene dos filas de 11 pines cada una (22 pines en total), mientras que la longitud de la otra sección es variable según el número de carriles. Los pines están espaciados a intervalos de 1 mm y el grosor de la tarjeta que entra en el conector es de 1,6 mm. ^{[91] [92]}

Transmisión de datos

PCIe envía todos los mensajes de control, incluidas las interrupciones, a través de los mismos enlaces que se utilizan para los datos. El protocolo serie nunca se puede bloquear, por lo que la latencia sigue siendo comparable a la PCI convencional, que tiene líneas de interrupción dedicadas. Cuando se tiene en cuenta el problema del uso compartido de IRQ de interrupciones basadas en pines y el hecho de que las interrupciones señaladas por mensaje pueden pasar por alto una APIC de E / S y enviarse directamente a la CPU, el rendimiento de MSI termina siendo sustancialmente mejor. ^[93]

Los datos transmitidos en enlaces de múltiples carriles están intercalados, lo que significa que cada byte sucesivo se envía por carriles sucesivos. La especificación PCIe se refiere a este entrelazado como división de datos . Mientras que requiere la complejidad del hardware significativa para sincronizar (o enderezamiento ) los datos entrantes a rayas, rayas pueden reducir significativamente la latencia del n ^º de bytes en un enlace. Si bien los carriles no están estrechamente sincronizados, existe un límite de desviación de carril a carril de 20/8/6 ns para 2.5 / 5/8 GT / s para que los búferes de hardware puedan realinear los datos seccionados. ^[94] Debido a los requisitos de relleno, es posible que la creación de bandas no reduzca necesariamente la latencia de los paquetes de datos pequeños en un enlace.

Al igual que con otros protocolos de transmisión en serie de alta velocidad de datos, el reloj está integrado en la señal. A nivel físico, PCI Express 2.0 utiliza el esquema de codificación 8b / 10b ^[46] (código de línea) para asegurar que las cadenas de dígitos idénticos consecutivos (ceros o unos) tengan una longitud limitada. Esta codificación se utilizó para evitar que el receptor perdiera la pista de dónde están los bordes de los bits. En este esquema de codificación, cada ocho bits de datos de carga útil (no codificados) se reemplazan por 10 bits (codificados) de datos de transmisión, lo que provoca una sobrecarga del 20% en el ancho de banda eléctrico. Para mejorar el ancho de banda disponible, PCI Express versión 3.0 utiliza codificación 128b / 130b con codificación. La codificación 128b / 130b se basa en la codificación para limitar la longitud de ejecución de cadenas de dígitos idénticos en flujos de datos y garantizar que el receptor permanezca sincronizado con el transmisor. También reduce la interferencia electromagnética (EMI) al evitar la repetición de patrones de datos en el flujo de datos transmitidos.

Capa de enlace de datos

La capa de enlace de datos realiza tres servicios vitales para el enlace expreso PCIe:

1. secuenciar los paquetes de la capa de transacción (TLP) que son generados por la capa de transacción,
2. garantizar la entrega confiable de TLP entre dos puntos finales a través de un protocolo de reconocimiento ( señalización ACK y NAK ) que requiere explícitamente la reproducción de TLP incorrectos o no reconocidos,
3. inicializar y administrar créditos de control de flujo

En el lado de la transmisión, la capa de enlace de datos genera un número de secuencia creciente para cada TLP saliente. Sirve como una etiqueta de identificación única para cada TLP transmitido y se inserta en el encabezado del TLP saliente. Un código de verificación de redundancia cíclica de 32 bits (conocido en este contexto como Link CRC o LCRC) también se adjunta al final de cada TLP saliente.

En el lado de recepción, el LCRC del TLP recibido y el número de secuencia se validan en la capa de enlace. Si la verificación de LCRC falla (lo que indica un error de datos), o el número de secuencia está fuera de rango (no consecutivo desde el último TLP válido recibido), entonces el TLP incorrecto, así como cualquier TLP recibido después del TLP incorrecto, se consideran inválidos y se descartan. El receptor envía un mensaje de reconocimiento negativo (NAK) con el número de secuencia del TLP no válido, solicitando la retransmisión de todos los TLP hacia adelante de ese número de secuencia. Si el TLP recibido pasa la verificación LCRC y tiene el número de secuencia correcto, se trata como válido. El receptor de enlace incrementa el número de secuencia (que rastrea el último TLP bueno recibido) y reenvía el TLP válido a la capa de transacción del receptor. Se envía un mensaje ACK al transmisor remoto,lo que indica que el TLP se recibió correctamente (y, por extensión, todos los TLP con números de secuencia anteriores).

Si el transmisor recibe un mensaje NAK, o no se recibe ningún acuse de recibo (NAK o ACK) hasta que expira un período de tiempo de espera, el transmisor debe retransmitir todos los TLP que carecen de un acuse de recibo positivo (ACK). Salvo un mal funcionamiento persistente del dispositivo o medio de transmisión, la capa de enlace presenta una conexión confiable con la capa de transacción, ya que el protocolo de transmisión asegura la entrega de TLP a través de un medio no confiable.

Además de enviar y recibir TLP generados por la capa de transacción, la capa de enlace de datos también genera y consume paquetes de capa de enlace de datos (DLLP). Las señales ACK y NAK se comunican a través de DLLP, al igual que algunos mensajes de administración de energía e información de crédito de control de flujo (en nombre de la capa de transacciones).

En la práctica, el número de TLP en vuelo no reconocidos en el enlace está limitado por dos factores: el tamaño del búfer de reproducción del transmisor (que debe almacenar una copia de todos los TLP transmitidos hasta que el receptor remoto los ACK) y el control de flujo créditos emitidos por el receptor a un transmisor. PCI Express requiere que todos los receptores emitan un número mínimo de créditos, para garantizar que un enlace permita enviar TLP de PCIConfig y TLP de mensajes.

Capa de transacción

PCI Express implementa transacciones divididas (transacciones con solicitud y respuesta separadas por tiempo), lo que permite que el enlace lleve otro tráfico mientras el dispositivo de destino recopila datos para la respuesta.

PCI Express utiliza un control de flujo basado en créditos. En este esquema, un dispositivo anuncia una cantidad inicial de crédito por cada búfer recibido en su capa de transacción. El dispositivo en el extremo opuesto del enlace, al enviar transacciones a este dispositivo, cuenta la cantidad de créditos que cada TLP consume de su cuenta. El dispositivo de envío solo puede transmitir un TLP cuando al hacerlo no hace que su recuento de crédito consumido exceda su límite de crédito. Cuando el dispositivo receptor termina de procesar el TLP de su búfer, indica un retorno de créditos al dispositivo emisor, lo que aumenta el límite de crédito por la cantidad restaurada. Los contadores de crédito son contadores modulares y la comparación de los créditos consumidos con el límite de crédito requiere aritmética modular.. La ventaja de este esquema (en comparación con otros métodos, como los estados de espera o los protocolos de transferencia basados ​​en apretón de manos) es que la latencia de la devolución del crédito no afecta el rendimiento, siempre que no se encuentre el límite de crédito. Esta suposición generalmente se cumple si cada dispositivo está diseñado con tamaños de búfer adecuados.

PCIe 1.x se cotiza a menudo para admitir una velocidad de datos de 250 MB / s en cada dirección, por carril. Esta cifra es un cálculo de la tasa de señalización física (2,5  gigabaudios ) dividida por la sobrecarga de codificación (10 bits por byte). Esto significa que una tarjeta PCIe de dieciséis carriles (× 16) sería entonces teóricamente capaz de 16 × 250 MB / s = 4 GB / s en cada dirección. Si bien esto es correcto en términos de bytes de datos, los cálculos más significativos se basan en la tasa de carga útil de datos utilizables, que depende del perfil del tráfico, que es una función de la aplicación de alto nivel (software) y los niveles de protocolo intermedio.

Al igual que otros sistemas de interconexión en serie de alta velocidad de datos, PCIe tiene un protocolo y una sobrecarga de procesamiento debido a la solidez de transferencia adicional (CRC y reconocimientos). Las transferencias unidireccionales largas y continuas (como las típicas en los controladores de almacenamiento de alto rendimiento) pueden acercarse a> 95% de la velocidad de datos sin procesar (carril) de PCIe. Estas transferencias también se benefician al máximo de un mayor número de carriles (× 2, × 4, etc.). Pero en aplicaciones más típicas (como un controlador USB o Ethernet ), el perfil de tráfico se caracteriza por paquetes de datos cortos con reconocimientos forzados frecuentes. ^[95]Este tipo de tráfico reduce la eficiencia del enlace, debido a la sobrecarga del análisis de paquetes y las interrupciones forzadas (ya sea en la interfaz de host del dispositivo o en la CPU de la PC). Al ser un protocolo para dispositivos conectados a la misma placa de circuito impreso , no requiere la misma tolerancia a los errores de transmisión que un protocolo para la comunicación en distancias más largas y, por lo tanto, esta pérdida de eficiencia no es particular de PCIe.

Aplicaciones

Asus Nvidia GeForce GTX 650 Ti, una tarjeta gráfica PCI Express 3.0 × 16

La NVIDIA GeForce GTX 1070, una tarjeta gráfica PCI Express 3.0 × 16.

Intel 82574L Gigabit Ethernet NIC , una PCI Express x 1 tarjeta de

Un controlador SATA 3.0 basado en Marvell , como una tarjeta PCI Express × 1

PCI Express funciona en aplicaciones industriales, de servidor y de consumo, como una interconexión a nivel de placa base (para vincular periféricos montados en la placa base), una interconexión de placa posterior pasiva y como una interfaz de tarjeta de expansión para placas complementarias.

En prácticamente todas las ^[actualizar]PC modernas (a partir de 2012 ), desde computadoras portátiles y de escritorio de consumo hasta servidores de datos empresariales, el bus PCIe sirve como la interconexión primaria a nivel de placa base, conectando el sistema host-procesador con ambos periféricos integrados (circuitos integrados de montaje en superficie) y periféricos adicionales (tarjetas de expansión). En la mayoría de estos sistemas, el bus PCIe coexiste con uno o más buses PCI heredados, para ofrecer compatibilidad con el gran número de periféricos PCI heredados.

A partir de 2013 ^[actualizar], PCI Express ha reemplazado a AGP como la interfaz predeterminada para tarjetas gráficas en sistemas nuevos. Casi todos los modelos de tarjetas gráficas lanzados desde 2010 por AMD (ATI) y Nvidia utilizan PCI Express. Nvidia utiliza la transferencia de datos de alto ancho de banda de PCIe para su tecnología Scalable Link Interface (SLI), que permite que varias tarjetas gráficas del mismo chipset y número de modelo se ejecuten en conjunto, lo que permite un mayor rendimiento. AMD también ha desarrollado un sistema multi-GPU basado en PCIe llamado CrossFire . AMD, Nvidia e Intel han lanzado conjuntos de chips de placa base que admiten hasta cuatro ranuras PCIe × 16, lo que permite configuraciones de tarjetas de tres y cuatro GPU.

Tenga en cuenta que para las tarjetas gráficas de gama alta se requieren cables de alimentación especiales llamados cables de alimentación PCI-e. ^[96]

GPU externas

Teóricamente, PCIe externo podría darle a una computadora portátil la potencia gráfica de una computadora de escritorio, conectando una computadora portátil con cualquier tarjeta de video de escritorio PCIe (incluida en su propia carcasa externa, con una fuente de alimentación y refrigeración); esto es posible con una interfaz ExpressCard o Thunderbolt . Una interfaz ExpressCard proporciona velocidades de bits de 5 Gbit / s (rendimiento de 0,5 GB / s), mientras que una interfaz Thunderbolt proporciona velocidades de bits de hasta 40 Gbit / s (rendimiento de 5 GB / s).

En 2006, Nvidia desarrolló la familia de GPU PCIe externas Quadro Plex que se pueden utilizar para aplicaciones gráficas avanzadas para el mercado profesional. ^[97] Estas tarjetas de video requieren una ranura PCI Express x8 o x16 para la tarjeta del lado del host, que se conecta al Plex a través de un VHDCI que lleva ocho carriles PCIe. ^[98]

En 2008, AMD anunció la tecnología ATI XGP , basada en un sistema de cableado patentado que es compatible con las transmisiones de señales PCIe × 8. ^[99] Este conector está disponible en los portátiles Fujitsu Amilo y Acer Ferrari One. Fujitsu lanzó su carcasa AMILO GraphicBooster para XGP poco después. ^[100] Alrededor de 2010, Acer lanzó la base de gráficos Dynavivid para XGP. ^[101]

En 2010, se introdujeron concentradores de tarjetas externos que se pueden conectar a una computadora portátil o de escritorio a través de una ranura PCI ExpressCard. Estos concentradores pueden aceptar tarjetas gráficas de tamaño completo. Los ejemplos incluyen MSI GUS, ^[102] ViDock de Village Instrument, ^[103] la Asus XG Station , el adaptador Bplus PE4H V3.2, ^[104] así como otros dispositivos de bricolaje improvisados. ^[105] Sin embargo, estas soluciones están limitadas por el tamaño (a menudo solo × 1) y la versión de la ranura PCIe disponible en una computadora portátil.

La interfaz Intel Thunderbolt ha brindado la oportunidad de que productos nuevos y más rápidos se conecten con una tarjeta PCIe externamente. Magma ha lanzado el ExpressBox 3T, que puede contener hasta tres tarjetas PCIe (dos a × 8 y una a × 4). ^[106] MSI también lanzó Thunderbolt GUS II, un chasis PCIe dedicado para tarjetas de video. ^[107] Otros productos como el Sonnet's Echo Express ^[108] y mLogic's mLink son chasis Thunderbolt PCIe en un factor de forma más pequeño. ^[109] Sin embargo, todos estos productos requieren una computadora con un puerto Thunderbolt (es decir, dispositivos Thunderbolt), como los modelos MacBook Pro de Apple lanzados a finales de 2013.

En 2017, se introdujeron concentradores de tarjetas externos con más funciones, como el Razer Core, que tiene una interfaz PCIe × 16 de longitud completa. ^[110]

Dispositivos de almacenamiento

Un OCZ RevoDrive SSD , una tarjeta PCI Express x4 de altura completa

Ver también: SATA Express y NVM Express

El protocolo PCI Express se puede utilizar como interfaz de datos para dispositivos de memoria flash , como tarjetas de memoria y unidades de estado sólido (SSD).

La tarjeta XQD es un formato de tarjeta de memoria que utiliza PCI Express, desarrollado por CompactFlash Association, con tasas de transferencia de hasta 500 MB / s. ^[111]

Muchos SSD de alto rendimiento de clase empresarial están diseñados como tarjetas controladoras PCI Express RAID con chips de memoria flash colocados directamente en la placa de circuito, utilizando interfaces patentadas y controladores personalizados para comunicarse con el sistema operativo; esto permite velocidades de transferencia mucho más altas (más de 1 GB / s) e IOPS (más de un millón de operaciones de E / S por segundo) en comparación con las unidades Serial ATA o SAS . ^{[112] [113]} Por ejemplo, en 2011 OCZ y Marvell desarrollaron conjuntamente un controlador de unidad de estado sólido PCI Express nativo para una ranura PCI Express 3.0 × 16 con una capacidad máxima de 12 TB y un rendimiento secuencial de hasta 7,2 GB / s. transferencias y hasta 2,52 millones de IOPS en transferencias aleatorias. ^[114]

SATA Express es una interfaz para conectar SSD, proporcionando múltiples carriles PCI Express como una conexión PCI Express pura al dispositivo de almacenamiento adjunto. ^[115] M.2 es una especificación para tarjetas de expansión de computadora montadas internamente y conectores asociados, que también usa múltiples carriles PCI Express. ^[116]

Los dispositivos de almacenamiento PCI Express pueden implementar tanto la interfaz lógica AHCI para compatibilidad con versiones anteriores como la interfaz lógica NVM Express para operaciones de E / S mucho más rápidas que se proporcionan mediante el paralelismo interno ofrecido por dichos dispositivos. Los SSD de clase empresarial también pueden implementar SCSI sobre PCI Express . ^[117]

Interconexión de clúster

Ciertas aplicaciones de centros de datos (como grandes grupos de computadoras ) requieren el uso de interconexiones de fibra óptica debido a las limitaciones de distancia inherentes al cableado de cobre. Normalmente, un estándar orientado a la red como Ethernet o Fibre Channel es suficiente para estas aplicaciones, pero en algunos casos la sobrecarga introducida por los protocolos enrutables es indeseable y se necesita una interconexión de nivel inferior, como InfiniBand , RapidIO o NUMAlink . Los estándares de bus local como PCIe e HyperTransport pueden utilizarse en principio para este propósito, ^[118] pero a partir de 2015^[actualizar], las soluciones solo están disponibles en proveedores especializados como Dolphin ICS .

Protocolos en competencia

Otros estándares de comunicaciones basados ​​en arquitecturas seriales de gran ancho de banda incluyen InfiniBand , RapidIO , HyperTransport , Intel QuickPath Interconnect y la interfaz de procesador de la industria móvil (MIPI). Las diferencias se basan en las compensaciones entre flexibilidad y extensibilidad frente a latencia y sobrecarga. Por ejemplo, hacer que el sistema sea conectable en caliente, como con Infiniband pero no con PCI Express, requiere que el software rastree los cambios de topología de la red. ^{[ cita requerida ]}

Otro ejemplo es acortar los paquetes para disminuir la latencia (como se requiere si un bus debe operar como una interfaz de memoria). Los paquetes más pequeños significan que los encabezados de los paquetes consumen un mayor porcentaje del paquete, lo que reduce el ancho de banda efectivo. Ejemplos de protocolos de bus diseñados para este propósito son RapidIO e HyperTransport. ^{[ cita requerida ]}

PCI Express se ubica en algún punto intermedio, y está diseñado como una interconexión de sistema ( bus local ) en lugar de una interconexión de dispositivos o un protocolo de red enrutado. Además, su objetivo de diseño de transparencia del software restringe el protocolo y aumenta un poco su latencia. ^{[ cita requerida ]}

Los retrasos en las implementaciones de PCIe 4.0 llevaron a que el consorcio Gen-Z , el esfuerzo de CCIX y una Interfaz de Procesador Acelerador Coherente (CAPI) abierta se anunciaran a finales de 2016. ^[119]

El 11 de marzo de 2019, Intel presentó Compute Express Link (CXL) , un nuevo bus de interconexión, basado en la infraestructura de capa física PCI Express 5.0. Los promotores iniciales de la especificación CXL fueron: Alibaba , Cisco , Dell EMC , Facebook , Google , HPE , Huawei , Intel y Microsoft . ^[120]

Lista de integradores

La lista de integradores de PCI-SIG enumera los productos fabricados por empresas miembros de PCI-SIG que han pasado las pruebas de cumplimiento. La lista incluye conmutadores, puentes, NIC, SSD, etc. ^[121]

Ver también

• Administración de energía de estado activo (ASPM)
• PCI convencional
• Espacio de configuración PCI
• PCI-X
• PCI / 104-Express
• PCIe / 104
• Complejo de raíces
• Salida de video digital en serie (SDVO)
• Lista de velocidades de bits del dispositivo § Buses principales

Notas

1. conmutadores pueden crear varios puntos finales a partir de uno para permitir compartirlo con varios dispositivos.
2. El conector de alimentación Serial ATA de la tarjetaestá presente porque los puertos USB 3.0 requieren más energía de la que puede suministrar el bus PCI Express. Más a menudo,se utiliza un conector de alimentación Molex de 4 pines .

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Lectura adicional

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• Wilen, Adam; Schade, Justin P; Thornburg, Ron (abril de 2003), Introducción a PCI Express: Guía para desarrolladores de hardware y software , Intel, ISBN 978-0-9702846-9-3, 325 págs.

Enlaces externos

• Medios relacionados con PCIe en Wikimedia Commons