Tasa de datos cuádruple
La velocidad de datos cuádruple ( QDR o bombeo cuádruple ) es una técnica de señalización de comunicación en la que los datos se transmiten en cuatro puntos del ciclo del reloj: en los flancos ascendente y descendente, y en dos puntos intermedios entre ellos. Los puntos intermedios están definidos por un segundo reloj que está desfasado 90 ° del primero. El efecto es entregar cuatro bits de datos por línea de señal por ciclo de reloj. [1]
En un sistema de tasa de datos cuádruple, las líneas de datos operan al doble de la frecuencia de la señal de reloj. Esto contrasta con los sistemas de doble velocidad de datos , en los que el reloj y las líneas de datos operan a la misma frecuencia. [1]
Intel introdujo la tecnología de velocidad de datos cuádruple en su procesador Pentium 4 de núcleo Willamette , y posteriormente se empleó en sus gamas de procesadores Atom , Pentium 4, Celeron , Pentium D y Core 2 . Esta tecnología ha permitido a Intel producir conjuntos de chips y procesadores que pueden comunicarse entre sí a las velocidades de datos esperadas de la tecnología tradicional de bus frontal (FSB) que se ejecuta desde 400 MT / sa 1600 MT / s, mientras mantiene una menor y, por lo tanto, más frecuencia de reloj real estable de 100 MHz a 400 MHz. [2]
Las razones para operar en QDR en lugar de DDR son muy diferentes a las citadas para operar en DDR en lugar de una velocidad de datos única . Pasar a DDR permitió a los fabricantes de memoria enviar datos a la misma velocidad que el reloj (una transición de línea de datos para cada transición de línea de reloj), mientras que SDR solo podía enviar datos a la mitad de la velocidad del reloj (una transición de línea de datos para cada flanco ascendente de la línea del reloj). Una implementación nativa de QDR daría como resultado que la velocidad de datos sea más alta que la velocidad del reloj, anulando cualquier ventaja eléctrica simple.
Las ventajas para QDR surgen cuando se trata de contención de bus. En una computadora moderna, puede haber varias CPU y varias E / Sdispositivos, todos compitiendo por accesos a la memoria. Para manejar esta disputa adecuadamente, los sistemas modernos tienen como objetivo permitir que las señales se propaguen entre todos los componentes conectados dentro de un solo ciclo de reloj, mientras establecen un límite firme en la frecuencia máxima de reloj. Sin embargo, una vez resuelta la disputa, la transferencia de datos puede tratarse como una simple transferencia unidireccional de punto a punto. En una transferencia tan simple, ya no es esencial que las señales se propaguen completamente dentro de un ciclo; simplemente necesitan llegar de manera coherente, ordenados por una señal especial llamada "luz estroboscópica". Este requisito reducido sobre la integridad de la señal permite que la transferencia de datos QDR ocurra al doble de la velocidad del reloj, en contraposición a la misma velocidad que el reloj como en DDR. [3]
