En la fabricación de semiconductores , el proceso de 3 nm es el siguiente encogimiento de la matriz después del nodo de tecnología MOSFET (transistor de efecto de campo semiconductor de óxido metálico) de 5 nanómetros . A partir de 2019 , Intel , Samsung y TSMC han anunciado planes para poner un nodo semiconductor de 3 nm en producción comercial. El proceso de 3 nm de Samsung se basa en la tecnología GAAFET (transistor de efecto de campo de compuerta todo alrededor), un tipo de tecnología MOSFET de compuerta múltiple , mientras que el proceso de 3 nm de TSMC seguirá usando FinFET[actualizar] (transistor de efecto de campo de aleta), [1] a pesar de que TSMC desarrolló transistores GAAFET. [2] Específicamente, Samsung planea usar su propia variante de GAAFET llamada MBCFET (transistor de efecto de campo de canal de múltiples puentes). [3]
El término "3 nanómetros" no tiene relación con ninguna característica física real (como la longitud de la puerta, el paso del metal o el paso de la puerta) de los transistores. Es un término comercial o de marketing utilizado por la industria de fabricación de chips para referirse a una generación nueva y mejorada de chips semiconductores de silicio en términos de mayor densidad de transistores, mayor velocidad y menor consumo de energía. [4] [5] Por ejemplo, TSMC ha declarado que sus chips FinFET de 3 nm reducirán el consumo de energía entre un 25 y un 30 por ciento a la misma velocidad, aumentarán la velocidad entre un 10 y un 15 por ciento a la misma cantidad de energía y aumentarán la densidad del transistor en aproximadamente 33 por ciento en comparación con sus chips FinFET de 5 nm anteriores. [6] [7]
Historia
Demostraciones de investigación y tecnología
En 1985, un equipo de investigación de Nippon Telegraph and Telephone (NTT) fabricó un dispositivo MOSFET ( NMOS ) con una longitud de canal de 150 nm y un grosor de óxido de puerta de 2,5 nm. [8] En 1998, un equipo de investigación de Advanced Micro Devices (AMD) fabricó un dispositivo MOSFET (NMOS) con una longitud de canal de 50 nm y un espesor de óxido de 1,3 nm. [9] [10]
En 2003, un equipo de investigación de NEC fabricó los primeros MOSFET con una longitud de canal de 3 nm, utilizando los procesos PMOS y NMOS . [11] [12] En 2006, un equipo del Instituto Avanzado de Ciencia y Tecnología de Corea (KAIST) y el Centro Nacional de Nano Fab, desarrolló un MOSFET de múltiples puertas de 3 nm de ancho , el dispositivo nanoelectrónico más pequeño del mundo , basado en gate- tecnología integral ( GAAFET ). [13] [14]
Historial de comercialización
A fines de 2016, TSMC anunció planes para construir una planta de fabricación de semiconductores de nodo de 5 nm a 3 nm con una inversión conjunta de alrededor de 15,7 mil millones de dólares. [15]
En 2017, TSMC anunció que iba a comenzar la construcción de la planta de fabricación de semiconductores de 3 nm en el Parque Científico de Tainan en Taiwán. [16] TSMC planea comenzar la producción en volumen del nodo de proceso de 3 nm en 2023. [17] [18] [19] [20] [21]
A principios de 2018, IMEC y Cadence declararon que habían grabado chips de prueba de 3 nm, utilizando litografía ultravioleta extrema (EUV) y litografía de inmersión de 193 nm . [22]
A principios de 2019, Samsung presentó planes para fabricar GAAFET de 3 nm ( transistores de efecto de campo de puerta todo alrededor ) en el nodo de 3 nm en 2021, utilizando su propia estructura de transistor MBCFET que utiliza nanohojas en lugar de nanocables; entregando un aumento del rendimiento del 35%, una reducción del 50% de potencia y una reducción del 45% en el área en comparación con 7 nm. [23] [24] [25] La hoja de ruta de semiconductores de Samsung también incluía productos en 'nodos' de 8, 7, 6, 5 y 4 nm. [26] [27]
En diciembre de 2019, Intel anunció planes para la producción de 3 nm en 2025. [28]
En enero de 2020, Samsung anunció la producción del primer prototipo de proceso GAAFET de 3 nm del mundo y dijo que su objetivo es la producción en masa en 2021. [29]
En agosto de 2020, TSMC anunció los detalles de su proceso N3 de 3 nm, que es nuevo en lugar de ser una mejora con respecto a su proceso N5 de 5 nm. [30] En comparación con el proceso N5, el proceso N3 debería ofrecer un aumento del rendimiento del 10-15% (1,10-1,15 ×) o una disminución del consumo de energía del 25% al 35% (1,25-1,35 ×), con un 1,7 × aumento en la densidad lógica (un factor de escala de 0,58), un aumento del 20% (factor de escala de 0,8) en la densidad de la celda SRAM y un aumento del 10% en la densidad de los circuitos analógicos. Dado que muchos diseños incluyen considerablemente más SRAM que lógica, (una proporción común es 70% de SRAM a 30% de lógica) se espera que las contracciones de matriz sean solo de alrededor del 26%. TSMC planea la producción de riesgo en 2021 con un volumen de producción en la segunda mitad de 2022. [31] [32] [2]
Más allá de 3 nm
El ITRS utiliza (a partir de 2017) los términos "2,1 nm", "1,5 nm" y "1,0 nm" como términos genéricos para los nodos después de 3 nm. [33] [34] An Steegen (de IMEC ) también identificó provisionalmente (en 2017) los nodos de "2 nanómetros" (2 nm) y "14 angstrom " (14 Å o 1,4 nm ) como futuros nodos de producción después de 3 nm, con fechas de introducción hipotéticas de alrededor de 2024 y más allá de 2025, respectivamente. [35]
A fines de 2018, el presidente de TSMC, Mark Liu, predijo que el escalado del chip continuaría a nodos de 3 nm y 2 nm; [36] sin embargo, a partir de 2019, otros especialistas en semiconductores estaban indecisos sobre si los nodos más allá de 3 nm podrían volverse viables. [37] TSMC comenzó la investigación en 2 nm en 2019. [38] Se ha informado que se espera que TSMC entre en producción de riesgo de 2 nm alrededor de 2023 o 2024. [39]
En diciembre de 2019, Intel anunció planes para la producción de 1,4 nm en 2029. [28]
En mayo de 2021, IBM anunció que había producido tecnología de fabricación de chips de 2 nm en su centro de investigación de fabricación en Albany y había hecho con éxito un prototipo de chip "del tamaño de una uña" con más de 50 mil millones de transistores, [40] que se traduce en 333 millones de transistores por milímetro cuadrado. (asumiendo un área de chip de 150 milímetros cuadrados como lo comunica IBM). En comparación, los chips de 3 nm de TSMC contendrían alrededor de 291 millones de transistores por milímetro cuadrado.
Referencias
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Otras lecturas
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