En la fabricación de semiconductores , la Hoja de ruta internacional para dispositivos y sistemas define el proceso de 5 nm como el nodo de tecnología MOSFET que sigue al nodo de 7 nm . En 2020, Samsung y TSMC entraron en producción en volumen de chips de 5 nm , fabricados para empresas como Apple , Marvell , Huawei y Qualcomm . [1] [2]
El término "5 nanómetros" no tiene relación con ninguna característica física real (como la longitud de la puerta, el paso del metal o el paso de la puerta) de los transistores. Es un término comercial o de marketing utilizado por la industria de fabricación de chips para referirse a una generación nueva y mejorada de chips semiconductores de silicio en términos de mayor densidad de transistores, mayor velocidad y menor consumo de energía. [3] [4]
Historia
Fondo
Los efectos de túnel cuántico a través de la capa de óxido de la puerta en transistores de 7 nm y 5 nm se vuelven cada vez más difíciles de gestionar utilizando los procesos de semiconductores existentes. [5] Los dispositivos de un solo transistor por debajo de 7 nm fueron demostrados por primera vez por investigadores a principios de la década de 2000. En 2002, un equipo de investigación de IBM que incluía a Bruce Doris, Omer Dokumaci, Meikei Ieong y Anda Mocuta fabricó un MOSFET de silicio sobre aislante (SOI) de 6 nanómetros . [6] [7]
En 2003, un equipo de investigación japonés en NEC , dirigido por Hitoshi Wakabayashi y Shigeharu Yamagami, fabricó el primer MOSFET de 5 nm. [8] [9]
En 2015, IMEC y Cadence habían fabricado chips de prueba de 5 nm. Los chips de prueba fabricados no son dispositivos completamente funcionales, sino que sirven para evaluar el patrón de las capas de interconexión . [10] [11]
En 2015, Intel describió un concepto FET de nanocables laterales (o puerta todo alrededor) para el nodo de 5 nm. [12]
En 2017, IBM reveló que habían creado chips de silicio de 5 nm , [13] utilizando nanohojas de silicio en una configuración de puerta completa (GAAFET), una ruptura con el diseño habitual de FinFET . Los transistores GAAFET utilizados tenían 3 nanohojas apiladas una encima de la otra, cubiertas en su totalidad por la misma puerta, al igual que los FinFET suelen tener varias aletas físicas una al lado de la otra que son eléctricamente una sola unidad y están cubiertas en su totalidad por la misma puerta. . El chip de IBM medía 50 mm 2 y tenía 600 millones de transistores por mm 2 . [14] [15]
Comercialización
En abril de 2019, Samsung Electronics anunció que había estado ofreciendo sus herramientas de proceso de 5 nm (5LPE) a sus clientes desde el cuarto trimestre de 2018. [16] En abril de 2019, TSMC anunció que su proceso de 5 nm (CLN5FF, N5) había comenzado la producción de riesgo y que las especificaciones completas de diseño de chips estaban ahora disponibles para los clientes potenciales. El proceso N5 puede usar EUVL en hasta 14 capas, en comparación con solo 5 o 4 capas en N6 y N7 ++. [17] Para el paso metálico mínimo esperado de 28 nm, SALELE es el mejor método de creación de patrones propuesto. [18]
Para su proceso de 5 nm, Samsung inició la mitigación de defectos del proceso mediante verificación y reparación automatizadas, debido a la aparición de defectos estocásticos (aleatorios) en el metal y en las capas. [19]
En octubre de 2019, TSMC comenzó a probar procesadores A14 de 5 nm para Apple . [20]
En diciembre de 2019, TSMC anunció un rendimiento promedio de ~ 80%, con un rendimiento máximo por oblea de> 90% para sus chips de prueba de 5 nm con un tamaño de troquel de 17,92 mm 2 . [21] A mediados de 2020, TSMC afirmó que su proceso (N5) de 5 nm ofrecía 1,8 veces la densidad de su proceso N7 de 7 nm, con una mejora de la velocidad del 15% o un consumo de energía un 30% menor; Se afirmó que una subversión mejorada (N5P) mejoraba en N5 con + 5% de velocidad o -10% de potencia. [22]
El 13 de octubre de 2020, Apple anunció una nueva línea de iPhone 12 usando el A14 , junto con la línea Huawei Mate 40 usando el HiSilicon Kirin 9000 , que fueron los primeros dispositivos que se comercializaron en el nodo de 5nm de TSMC. Más tarde, el 10 de noviembre de 2020, Apple también reveló tres nuevos modelos de Mac que utilizan el Apple M1 , otro chip de 5 nm. Según Semianalysis, el procesador A14 tiene una densidad de transistores de 134 millones de transistores por mm 2 . [23]
Nodos de proceso de 5 nm
Samsung [24] | TSMC [25] | Hoja de ruta del IRDS 2017 [26] | ||
---|---|---|---|---|
Nombre de proceso (nm) | 5LPE | N5 | 7 | 5 |
Densidad de transistores (MTr / mm 2 ) | 127 | 173 [27] | ? | ? |
Tamaño de celda de bits SRAM (μm 2 ) | 0,026 | 0.017–0.019 | 0,027 [28] | 0,020 [28] |
Paso de la puerta del transistor (nm) | 57 | 48 | 48 | 42 |
Paso de interconexión (nm) | 36 | 28 [29] | 28 | 24 |
Año de producción de riesgo | 2018 [16] | 2019 [17] | 2019 | 2021 |
El paso de la puerta del transistor también se conoce como CPP (paso poligonal contactado) y el paso de interconexión también se conoce como MMP (paso mínimo de metal). [30] [31]
Más allá de 5 nm
3 nm (3 nanómetros) es el término habitual para el siguiente nodo después de 5 nm. A partir de 2020[actualizar], Intel , Samsung y TSMC tienen planes de comercializar el nodo de 3 nm.
3,5 nm también se ha dado como nombre para el primer nodo más allá de 5 nm. [32]
Referencias
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Intel presentó un documento que generó chispas y alimentó la especulación con respecto a la dirección futura de la industria de circuitos integrados de vanguardia. La compañía describió un transistor de próxima generación llamado nanocable FET, que es un finFET girado de lado con una puerta envuelto alrededor. Se dice que el FET de nanocables de Intel, a veces llamado FET de puerta todo alrededor, cumple con los requisitos del dispositivo para 5 nm, según lo definido por la Hoja de ruta de tecnología internacional para semiconductores (ITRS).
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- ^ "15 vistas desde una Silicon Summit: perspectivas de macro a nano del horizonte de chips" . EETimes.com . 16 de enero de 2017 . Consultado el 4 de junio de 2018 .
enlaces externos
- Proceso de litografía de 5 nm
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