El proceso de 65 nm es un nodo litográfico avanzado que se utiliza en la fabricación de semiconductores CMOS ( MOSFET ) de volumen . Los anchos de línea impresos (es decir , las longitudes de puerta del transistor ) pueden llegar a ser tan bajos como 25 nm en un proceso nominal de 65 nm, mientras que el paso entre dos líneas puede ser superior a 130 nm. [1] A modo de comparación , los ribosomas celulares tienen unos 20 nm de extremo a extremo. Un cristal de silicio a granel tiene una constante de red de 0,543 nm, por lo que estos transistores tienen un tamaño del orden de 100 átomos . Toshiba ySony anunció el proceso de 65 nm en 2002, [2] antes de que Fujitsu y Toshiba comenzaran la producción en 2004, [3] y luego TSMC comenzó la producción en 2005. [4] En septiembre de 2007, Intel , AMD , IBM , UMC y Chartered también estaban produciendo microprocesadores de 65 nanómetros.
Si bien los tamaños de las características se pueden dibujar en 65 nm o menos, las longitudes de onda de la luz utilizadas para la litografía son 193 nm y 248 nm. La fabricación de características de sublongitud de onda requiere tecnologías de imagen especiales, como corrección de proximidad óptica y máscaras de cambio de fase . El costo de estas técnicas se suma sustancialmente al costo de fabricación de productos semiconductores de longitud de onda inferior, y el costo aumenta exponencialmente con cada nodo de tecnología avanzada. Además, estos costes se multiplican por un número cada vez mayor de capas de máscara que deben imprimirse con el paso mínimo y la reducción del rendimiento al imprimir tantas capas con la tecnología más avanzada. Para los nuevos diseños de circuitos integrados, esto tiene en cuenta los costos de creación de prototipos y producción.
El grosor de la puerta, otra dimensión importante, se reduce a tan solo 1,2 nm (Intel). Solo unos pocos átomos aíslan la parte del "interruptor" del transistor, lo que hace que la carga fluya a través de él. Este efecto no deseado, la fuga , es causado por la tunelización cuántica . La nueva química de los dieléctricos de compuerta de alto κ debe combinarse con las técnicas existentes, incluida la polarización del sustrato y múltiples voltajes de umbral, para evitar que las fugas consuman energía de manera prohibitiva.
Los documentos de IEDM de Intel en 2002, 2004 y 2005 ilustran la tendencia de la industria de que los tamaños de los transistores ya no pueden escalar junto con el resto de las dimensiones de las características (el ancho de la puerta solo cambió de 220 nm a 210 nm pasando de tecnologías de 90 nm a 65 nm ). Sin embargo, las interconexiones (metal y paso polivinílico) continúan reduciéndose, lo que reduce el área y el costo del chip, así como también acorta la distancia entre los transistores, lo que lleva a dispositivos de mayor rendimiento y mayor complejidad en comparación con los nodos anteriores.
En realidad, hay dos versiones del proceso: CS200, que se centra en el alto rendimiento, y CS200A, que se centra en el bajo consumo.