La arquitectura de matriz asincrónica de procesadores simples ( AsAP ) comprende una matriz 2-D de procesadores programables de complejidad reducida con pequeñas memorias scratchpad interconectadas por una red de malla reconfigurable . AsAP fue desarrollado por investigadores del Laboratorio de Computación VLSI (VCL) de la Universidad de California en Davis y logra un alto rendimiento y eficiencia energética, mientras utiliza un área de circuito relativamente pequeña.
Los procesadores AsAP son adecuados para la implementación en tecnologías de fabricación futuras y se sincronizan de forma globalmente asíncrona localmente síncrona (GALS). Los osciladores individuales se detienen por completo (solo fugas) en 9 ciclos cuando no hay trabajo que hacer, y se reinician a máxima velocidad en menos de un ciclo después de que el trabajo está disponible. El chip no requiere de osciladores de cristal , bucles de enganche de fase , bucles de enganche de retardo , global de señal de reloj , o cualquier frecuencia global o señales relacionadas de eliminación de ningún tipo.
La arquitectura multiprocesador hace uso eficiente del paralelismo a nivel de tarea en muchas aplicaciones DSP complejas , y también computa eficientemente muchas tareas grandes usando un paralelismo de grano fino .
Caracteristicas clave
AsAP utiliza varias características clave novedosas, de las cuales cuatro son:
- Arquitectura de chip multiprocesador (CMP) diseñada para lograr un alto rendimiento y baja potencia para muchas aplicaciones DSP.
- Pequeñas memorias y una arquitectura sencilla en cada procesador para lograr una alta eficiencia energética.
- La sincronización globalmente asíncrona localmente síncrona (GALS) simplifica el diseño del reloj , aumenta en gran medida la facilidad de escalabilidad y se puede utilizar para reducir aún más la disipación de energía .
- La comunicación entre procesadores se realiza mediante una red vecina más cercana para evitar cables globales largos y aumentar la escalabilidad a arreglos grandes y en tecnologías de fabricación avanzadas. Cada procesador puede recibir datos de dos vecinos cualesquiera y enviar datos a cualquier combinación de sus cuatro vecinos.
Chip AsAP 1: 36 procesadores
Un chip que contiene 36 procesadores programables (6x6) se grabó en mayo de 2005 en CMOS de 0,18 μm utilizando una tecnología de celda estándar sintetizada y es completamente funcional. Los procesadores en el chip operan a velocidades de reloj de 520 MHz a 540 MHz a 1.8V y cada procesador disipa 32 mW en promedio mientras ejecuta aplicaciones a 475 MHz.
La mayoría de los procesadores funcionan a velocidades de reloj superiores a 600 MHz a 2,0 V, lo que convierte a AsAP en uno de los procesadores fabricados con una frecuencia de reloj más alta (programable o no programable) jamás diseñado en una universidad; es el segundo más alto conocido en trabajos de investigación publicados.
A 0,9 V, la potencia de aplicación media por procesador es de 2,4 mW a 116 MHz. Cada procesador ocupa solo 0,66 mm².
Chip AsAP 2: 167 procesadores
Un diseño CMOS de 65 nm de segunda generación contiene 167 procesadores con transformada rápida de Fourier (FFT) dedicada , decodificador Viterbi y procesadores de estimación de movimiento de video ; 16 KB de memorias compartidas; e interconexión entre procesadores de larga distancia. Los procesadores programables pueden cambiar individual y dinámicamente su voltaje de suministro y frecuencia de reloj . El chip es completamente funcional. Los procesadores funcionan hasta 1,2 GHz a 1,3 V, que se cree que es el procesador fabricado con la frecuencia de reloj más alta diseñado en cualquier universidad. A 1,2 V, funcionan a 1,07 GHz y 47 mW cuando están 100% activos. A 0.675 V, operan a 66 MHz y 608 μW cuando están 100% activos. Este punto de operación habilita 1 billón de operaciones de MAC o unidades lógicas aritméticas (ALU) por segundo con una disipación de energía de solo 9.2 vatios. Debido a su arquitectura MIMD y al bloqueo del oscilador de reloj de grano fino, esta eficiencia energética por operación es casi perfectamente constante en cargas de trabajo muy variables, lo que no es el caso de muchas arquitecturas.
Aplicaciones
Se ha completado la codificación de muchos DSP y tareas generales para AsAP. Las tareas asignadas incluyen: filtros, codificadores convolucionales , entrelazadores, clasificación, raíz cuadrada, CORDIC sin / cos / arcsin / arccos, multiplicación de matrices , generadores de números pseudoaleatorios, transformadas rápidas de Fourier (FFT) de longitudes 32-1024, un k = 7 completo Decodificador Viterbi , un codificador JPEG , un procesador de banda base totalmente compatible para un transmisor y receptor de LAN inalámbrica IEEE 802.11a / gy un bloque de compresión CAVLC completo para un codificador H.264 . Los bloques se conectan directamente sin modificaciones necesarias. Los resultados de potencia, rendimiento y área suelen ser muchas veces mejores que los procesadores DSP programables existentes.
La arquitectura permite una separación clara entre la programación y la sincronización entre procesadores manejada completamente por hardware. Un compilador de C recientemente terminado y una herramienta de mapeo automático simplifican aún más la programación.
Ver también
Referencias
- Truong, decano; Wayne H. Cheng; Tinoosh Mohsenin; Zhiyi Yu; Anthony T. Jacobson; Gouri Landge; Michael J. Meeuwsen; Anh T. Tran; Zhibin Xiao; Eric W. Trabajo; Jeremy W. Webb; Paul V. Mejia; Bevan M. Baas (abril de 2009). "Una plataforma computacional de 167 procesadores en CMOS de 65 nm" . Revista IEEE de circuitos de estado sólido . 44 (4). Archivado desde el original el 21 de junio de 2015.
- Truong, decano; Cheng, Wayne; Mohsenin, Tinoosh; Yu, Zhiyi; Jacobson, Toney; Landge, Gouri; Meeuwsen, Michael; Watnik, Christine; Mejía, Paul; Tran, Anh; Webb, Jeremy; Trabaja, Eric; Xiao, Zhibin; Baas, Bevan M. (junio de 2008). "Una plataforma computacional de 65 nm con 167 procesadores con voltaje de suministro dinámico por procesador y escalado dinámico de frecuencia de reloj" . En Actas del Simposio IEEE sobre circuitos VLSI, 2008 . Honolulu, HI. págs. 22-23. Archivado desde el original el 25 de diciembre de 2014.
- Baas, Bevan; Yu, Zhiyi; Meeuwsen, Michael; Sattari, Omar; Apperson, Ryan; Trabaja, Eric; Webb, Jeremy; Lai, Michael; Mohsenin, Tinoosh; Truong, decano; Cheung, Jason (marzo-abril de 2007). "AsAP: una plataforma detallada de muchos núcleos para aplicaciones DSP" . IEEE Micro . 27 (2). Archivado desde el original el 25 de junio de 2015.
- Baas, Bevan; Yu, Zhiyi; Meeuwsen, Michael; Sattari, Omar; Apperson, Ryan; Trabaja, Eric; Webb, Jeremy; Lai, Michael; Gurman, Daniel; Chen, Chi; Cheung, Jason; Truong, decano; Mohsenin, Tinoosh (agosto de 2006). "Hardware y aplicaciones de ASAP: una matriz asincrónica de procesadores simples" . En Actas del Simposio IEEE HotChips sobre chips de alto rendimiento, (HotChips 2006) . Stanford. Archivado desde el original el 28 de febrero de 2014 . Consultado el 27 de septiembre de 2007 .
- Yu, Zhiyi; Meeuwsen, Michael; Apperson, Ryan; Sattari, Omar; Lai, Michael; Webb, Jeremy; Trabaja, Eric; Mohsenin, Tinoosh; Singh, Mandeep; Baas, Bevan M. (febrero de 2006). "Una matriz asincrónica de procesadores simples para aplicaciones DSP" . En Actas de la Conferencia Internacional de Circuitos de Estado Sólido IEEE, (ISSCC '06) . San Francisco, CA. pp. 428–429, 663. Archivado desde el original el 25 de diciembre de 2014.
enlaces externos
- Laboratorio de Computación VLSI, UC Davis
- Proyecto Asynchronous Array of Simple Processors (AsAP)
- Artículo de EETimes que describe AsAP