Globalmente asíncrono localmente síncrono ( GALS ) es una arquitectura para diseñar circuitos electrónicos que aborda el problema de la transferencia de datos segura y confiable entre dominios de reloj independientes . GALS es un modelo de computación que surgió en la década de 1980. Permite diseñar sistemas informáticos que constan de varias islas síncronas (utilizando programación síncrona para cada una de estas islas) interactuando con otras islas utilizando comunicación asíncrona, por ejemplo, con FIFO .
Detalles
Un circuito GALS consta de un conjunto de módulos sincrónicos localmente que se comunican entre sí a través de envoltorios asincrónicos. Cada subsistema síncrono ("dominio de reloj") puede funcionar en su propio reloj independiente (frecuencia). Las ventajas incluyen una interferencia electromagnética (EMI) mucho menor . El circuito CMOS (puertas lógicas) requiere una corriente de suministro relativamente grande cuando se cambia de estado de 0 a 1. Estos cambios se agregan para el circuito síncrono, ya que la mayoría de los cambios se inicializan mediante un borde de reloj activo. Por lo tanto, se producen grandes picos en la corriente de suministro en los bordes del reloj activo. Estos picos pueden causar una gran interferencia electromagnética y pueden provocar un mal funcionamiento del circuito. Para limitar estos picos se utilizan una gran cantidad de condensadores de desacoplamiento . Otra solución es utilizar un estilo de diseño GALS, es decir, el diseño (localmente) es síncrono (por lo tanto, más fácil de diseñar que el circuito asíncrono ) pero globalmente asíncrono, es decir, hay diferentes regímenes de señal de reloj (p. Ej., Desfase desplazado, flanco activo ascendente y descendente). los picos de la corriente de suministro no se agregan al mismo tiempo. En consecuencia, el estilo de diseño GALS se usa a menudo en el sistema en un chip (SoC). [1] Se utiliza especialmente en arquitecturas de red en un chip (NoC) para SoC. [2]
Algunos circuitos GALS más grandes contienen varias CPU. Generalmente, cada CPU en una matriz asincrónica de procesadores simples tiene su propio oscilador independiente. Ese oscilador se puede detener cuando no hay trabajo para su CPU.
En algunos casos, cada CPU se divide en módulos más pequeños, cada uno con su propio reloj independiente, o en algunos casos sin reloj ( circuito asíncrono § CPU asíncrono ).
Ver también
- Programación sincrónica
- Programación asincrónica
- Simultaneidad (informática)
- Sistema asincrónico
- Cruce de dominio de reloj
- SIGNAL : un lenguaje síncrono orientado al flujo de datos que permite especificaciones de múltiples relojes y GALS
Referencias
- ^ Zhoukun WANG y Omar HAMMAMI. "Un Sistema de 24 Procesadores en Diseño de Chip FPGA con Red en Chip". [1]
- ^ Kundu, Santanu; Chattopadhyay, Santanu (2014). Red en chip: la próxima generación de integración de sistema en chip (1ª ed.). Boca Raton, FL: CRC Press. pag. 3. ISBN 9781466565272. OCLC 895661009 .
General
- "Una arquitectura de microprocesador sincrónico localmente asincrónico globalmente determinista". CiteSeerX 10.1.1.91.9608 . Cite journal requiere
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( ayuda ) - Arquitecturas de flujo de datos para GALS